JP3382130B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP3382130B2 JP3382130B2 JP19957997A JP19957997A JP3382130B2 JP 3382130 B2 JP3382130 B2 JP 3382130B2 JP 19957997 A JP19957997 A JP 19957997A JP 19957997 A JP19957997 A JP 19957997A JP 3382130 B2 JP3382130 B2 JP 3382130B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- insulating film
- nitride film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Description
半導体領域として用いた薄膜トランジスタの製造方法に
関する。
ンジスタをマトリックス状に形成し、これをスイッチン
グ素子として用いるアクティブマトリクス型の液晶表示
装置において、近年その表示画面の大型化と高精細化が
進展しつつある。
はアモルファスシリコンが多く用いられているが、液晶
パネル等における画像表示のさらなる精細化および高速
化に対応するべく、アモルファスシリコンと比較して1
03倍の電界移動度を有する多結晶シリコンを半導体領
域として用いる試みがなされている。この多結晶シリコ
ンは、上記アモルファスシリコンを、固相成長法やレー
ザー照射等の技術を用いて多結晶化することにより得ら
れる。
いた薄膜トランジスタにおいて、その動作性能、すなわ
ちトランジスタ特性は、素子の活性領域である多結晶シ
リコン薄膜の性質に依存することが知られている。
界に結晶欠陥が生じれば多数のトラップ準位が発生し、
また、多結晶シリコンとゲート絶縁膜との界面に結晶欠
陥が生じれば、固定電荷や界面準位が発生し、この結
果、トランジスタ特性の著しい劣化が生じることが知ら
れている。
するために、従来、薄膜トランジスタを構成する多結晶
シリコン中に水素原子を拡散させ、この水素原子と結晶
粒界や薄膜界面に存在するシリコンの未結合手とを結合
させることにより結晶欠陥を減少させる、という手法が
提案されている。
号公報に開示されているように、多結晶シリコン薄膜ト
ランジスタを形成する際、上記のようにシリコンの未結
合手を水素化するためにトランジスタ上にパッシベーシ
ョン膜としてシリコン窒化膜をプラズマCVD法により
堆積し、これを熱処理するというものである。つまり、
水素が多量に含まれているシリコン窒化膜を熱処理する
ことにより水素が多結晶シリコン中に拡散され、この水
素が未結合手と結合することによって薄膜トランジスタ
の特性が向上するのである。
高めるために、特開平3−165066号公報および特
開平6−260649号公報には、シリコン窒化膜の上
層に、水素の外部への拡散を防止するための膜を形成す
る方法が開示されている。
に開示された薄膜トランジスタを図3に示す。
多結晶シリコン層102が設けられ、多結晶シリコン層
102の中央部はチャネル領域103aとされ、その両
側はソース・ドレイン領域103bとされている。多結
晶シリコン層102の上層にはシリコン酸化膜からなる
ゲート絶縁膜104が設けられており、前記チャネル領
域103aに対応するゲート絶縁膜104の上面にはゲ
ート電極105が設けられている。
層間絶縁膜106が形成されており、層間絶縁膜106
に形成されたコンタクトホールを介してソース・ドレイ
ン電極107とソース・ドレイン領域103bとがそれ
ぞれ接続されている。層間絶縁膜106の上層にはシリ
コン窒化膜からなるオーバーコート膜108が設けられ
ている。オーバーコート膜108には水素が多量に含ま
れており、この水素が多結晶シリコン層102のチャネ
ル領域103aに到達して水素化される。さらに、オー
バーコート膜108上には水素拡散防止膜109が形成
されており、これがオーバーコート膜108から離脱し
た水素が外部へ拡散して逃げて行くのを防いで、多結晶
シリコン層102の水素化効率を高めている。
結晶シリコンを用いた場合には、薄膜トランジスタの電
界移動度は向上するが、その一方で、リーク電流が発生
しやすくなることが知られている。リーク電流の発生に
よって、コンデンサとしての画素電極に書き込まれたデ
ータがトランジスタを介して流出し、正しく保持されな
いために、表示品位の低下を招くのである。
れば、図4および5に示すように、多結晶シリコンの膜
厚を薄くするにつれオフ時のリーク電流は減少し、同時
にオン電流は増加する。すなわち、多結晶シリコンを薄
膜化すれば、リーク電流の発生頻度を低下させることが
でき、良好なトランジスタ特性を有する薄膜トランジス
タが得られることになる。
素子の微細化が進むにつれ、ソース・ドレイン上のコン
タクトホールは、ウエットエッチング法で形成する事が
困難となり、より精密な加工を可能とするドライエッチ
ング法による形成が必要となっている。
晶シリコンを半導体層として用いた薄膜トランジスタに
おいては、良好な特性を得るために多結晶シリコンを薄
膜形成し、さらに、微細加工のためにドライエッチング
法を用いることが必要となっている。
9号公報に開示されているように、良好な特性を得るた
めに多結晶シリコンが薄膜形成され、この上にシリコン
酸化膜によるゲート絶縁膜および層間絶縁膜が設けられ
た薄膜トランジスタにおいて、コンタクトホールの形成
にドライエッチング法を適用した場合、以下のような不
具合が生じていた。
を下地としてドライエッチングを行う場合、シリコン酸
化膜と多結晶シリコンとのエッチング選択比が10程度
またはそれ以下と低く、コンタクトエッチング時に多結
晶シリコンがオーバーエッチングされてしまい、著しい
トランジスタ特性の劣化を招いてしまうことがあった。
特に、上記公報ではゲート絶縁膜および層間絶縁膜の両
者をシリコン酸化膜によって形成しているため、多結晶
シリコン上のシリコン酸化膜の全膜厚量が大きくなる。
リコン酸化膜を貫通するコンタクトホールを形成した場
合、シリコン酸化膜の1/10の厚みだけ多結晶シリコ
ンが同時にオーバーエッチングされてしまうため、シリ
コン酸化膜の厚みが厚いほど、下地となる多結晶シリコ
ン層のオーバーエッチング量が増加することになる。特
に、特性向上のために多結晶シリコン層を薄膜形成して
いる場合には、多結晶シリコン層の厚みに対するオーバ
ーエッチング量は、相対的に増大することになる。この
相対的なエッチング量が大きい程、ソース・ドレイン電
極とソース・ドレイン領域とのコンタクト抵抗が上昇し
たり、オーミックコンタクトが形成できない等の問題が
生じてしまう。
膜のエッチングレートが遅いためにスループットが悪く
なるという問題も生じる。
に成されたものであり、その目的とするところは、特性
が良好で信頼性が高い薄膜トランジスタの製造方法を提
供することにある。
タの製造方法は、絶縁性基板の上に半導体層として多結
晶シリコン層を形成する工程と、前記半導体層の上にゲ
ート絶縁膜としてシリコン酸化膜を形成する工程と、前
記ゲート絶縁膜の上に層間絶縁膜として膜質の異なる二
層のシリコン窒化膜をプラズマCVD法によって連続し
て形成する工程と、前記層間絶縁膜をドライエッチング
し、続いて前記ゲート絶縁膜をドライエッチングするこ
とによって、前記層間絶縁膜の表面から前記層間絶縁膜
および前記ゲート絶縁膜を貫通して前記半導体層に達す
るコンタクトホールを形成する工程とを含むことを特徴
とし、そのことにより上記目的を達成することができ
る。
前記半導体層側に設けられる第一のシリコン窒化膜の方
が他方の第二のシリコン窒化膜よりも低温で成膜される
ことが好ましい。
二のシリコン窒化膜の方が前記第一のシリコン窒化膜よ
りもエッチングレートが小さいことがさらに好ましい。
層間絶縁膜を二層のシリコン窒化膜で形成し、コンタク
トホールを形成する際のドライエッチングを層間絶縁
膜、ゲート絶縁膜の順に二段階で行うことによって、下
地となる多結晶シリコン層のオーバーエッチング量を低
減でき、安定したコンタクト状態を得ることができる。
較してエッチングレートが速いので、厚い層間絶縁膜に
コンタクトホールを形成する際のスループットの向上を
図ることができる。
D法により同一チャンバー内で連続して形成することが
できるので、製造プロセスが複雑化しない。
記半導体層側に設けられる第一のシリコン窒化膜の方が
他方の第二のシリコン窒化膜よりも低温で成膜される
と、第一のシリコン窒化膜の方が第二のシリコン窒化膜
よりも水素含有率が高くなる。このことによって、層間
絶縁膜を、半導体層である多結晶シリコン層側に形成さ
れた水素含有率の高い第一のシリコン窒化膜と、続いて
形成された緻密で絶縁耐圧の高い第二のシリコン窒化膜
との積層構造とすることができる。したがって、第一の
シリコン窒化膜から多結晶シリコン層に水素が供給され
て結晶欠陥が減少するので、トランジスタ特性が向上す
る。また第二のシリコン窒化膜が水素原子の拡散防止膜
になるので、より多くの水素原子を多結晶シリコン中に
拡散させることができ、多結晶シリコン層の水素化効率
を向上することができる。
層構造ではピンホールが多く絶縁耐圧も低いが、緻密な
シリコン窒化膜と積層構造をなすことで絶縁耐圧が向上
するので、薄膜トランジスタの信頼性を向上することも
できる。
する。
方法による薄膜トランジスタの断面構成を示す図であ
る。また、図2は、本発明の薄膜トランジスタの製造方
法を説明するための断面図である。
地絶縁膜(ベースコート膜)2、その上にアイランド状
の多結晶シリコン層3が設けられ、これを被覆するよう
に基板略全面にゲート絶縁膜4が設けられている。さら
に、ゲート絶縁膜4上には所定の形状にパターニングさ
れたゲート電極5が設けられており、この上には、本発
明の特徴である二層構造の層間絶縁膜10として、第一
のシリコン窒化膜8および第二のシリコン窒化膜9が堆
積され、それぞれ所定の形状にパターニングされてい
る。また、上記多結晶シリコン層3のソース領域6、ド
レイン領域7と、ソース電極11、ドレイン電極12と
がそれぞれ、層間絶縁膜およびゲート電極を貫通するコ
ンタクトホールを介して接続されている。
3、平坦化膜14および画素電極15が設けられてい
る。画素電極15は、パッシベーション膜13および平
坦化膜14を貫通するように形成されたコンタクトホー
ルを介して、ドレイン電極12と接続されている。
造方法を図2を用いて以下に説明する。
性基板1上に下地絶縁膜2を堆積する。CVD法により
シリコンを成膜した後、このシリコン層をレーザー照射
により結晶化した多結晶シリコンをアイランド状に加工
して多結晶シリコン層3とする。
膜を堆積し、これをゲート絶縁膜4とする。さらに、A
lを主成分とする合金やTaなどを堆積した後、これを
パターニングすることによりゲート電極5を形成する。
さらに、多結晶シリコン層3にPイオンもしくはBイオ
ンを注入し、レーザーアニール法により不純物を活性化
することにより、ソース領域6、ドレイン領域7を形成
する。
10として二層のシリコン窒化膜(第一のシリコン窒化
膜8、第二のシリコン窒化膜9)を形成する。二層のシ
リコン窒化膜はそれぞれ異なる性質を有するが、プラズ
マCVD法を用いれば同一チャンバー内で連続して形成
することができるので、工程が複雑化することはない。
のうち、下層に形成される第一のシリコン窒化膜8とし
ては上層の第二のシリコン窒化膜9よりも水素含有率が
高くなるように形成する。上記CVD工程において、第
一のシリコン窒化膜8を第二のシリコン窒化膜9よりも
低温で成膜すると、第一のシリコン窒化膜8の水素含有
率を第二のシリコン窒化膜9よりも高くすることができ
る。
膜は、ピンホールが少なく緻密で絶縁耐圧が高い。この
ため、層間絶縁膜10を上記のような二層構成とするこ
とによって、水素を豊富に含む第一のシリコン窒化膜8
が多結晶シリコン層3に水素を供給する一方で、第二の
シリコン窒化膜9が、第一のシリコン窒化膜8または多
結晶シリコン層3から水素が拡散して逃げて行くのを防
ぐ役目を行うことになり、多結晶シリコン層3の水素化
効率を向上することができる。
素含有率を12〜38%程度となるよう形成し、第二の
シリコン窒化膜9については12%よりも少なくなるよ
う形成する。第一のシリコン窒化膜8の水素含有率が1
2〜38%程度、つまり豊富に水素を含むので、下層の
多結晶シリコン層3への水素供給を十分に行う事ができ
る。一方、第二のシリコン窒化膜9の水素含有率が12
%よりも低いと、ピンホールの少ない緻密な膜が得られ
るので、水素が拡散して外部へ逃げるのを防ぎやすく、
しかも、絶縁耐圧が高いのでトランジスタの絶縁破壊を
抑制できる。
50〜250nmとするのが好ましい。すなわち、50
nm以上とすることで多結晶シリコン層3の結晶欠陥を
抑制するために十分な水素供給を行うことができると共
に、250nm以下とすることでトランジスタ全体の厚
みを適度に薄く留めることができる。
極11およびドレイン電極12と、ソース領域6および
ドレイン領域7とをそれぞれ接続するためのコンタクト
ホール16を、層間絶縁膜10およびゲート絶縁膜4に
ドライエッチング法によって形成する。
膜をCF4ガス系によるドライエッチング法でエッチン
グし、続いてエッチングガスをCHF3系に切り替えて
シリコン酸化膜をエッチングする。つまり、本実施形態
では、前記二層のシリコン窒化膜からなる層間絶縁膜1
0をドライエッチングし、続いてシリコン酸化膜からな
るゲート絶縁膜4をドライエッチングしている。シリコ
ン窒化膜とシリコン酸化膜のドライエッチングは同一チ
ャンバーで連続して行っても良いし、マルチチャンバー
システムで二つのチャンバーを用いて連続して行っても
良い。
16の形成のためのドライエッチングを、層間絶縁膜1
0、ゲート絶縁膜4の順に二段階で行うので、下地とな
る多結晶シリコン層3のオーバーエッチング量を低減で
き、安定したコンタクト状態を得ることができる。
上でシリコン酸化膜によって形成されている膜が、層間
絶縁膜10に比べ極めて薄く形成されたゲート絶縁膜4
のみなので、上記したように多結晶シリコンに対するエ
ッチング選択比がたとえ低くても、上記従来の技術のよ
うに多結晶シリコン層3がオーバーエッチングされてコ
ンタクト不良を生じることはない。
1およびドレイン電極12を形成する。さらにパッシベ
ーション膜13を堆積して300〜400℃で1時間程
度アニールする。この時、第一のシリコン窒化膜8から
多結晶シリコン層3に水素が供給される。
等の平坦化膜14を堆積しコンタクトホールを形成し、
ITOで画素電極15を形成する。画素電極15はコン
タクトホールを介してドレイン電極12と接続される。
る。
に基板からの不純物拡散を防ぐための下地絶縁膜2とし
てシリコン酸化膜を300nm堆積し、CVD法によリ
シリコンを30nm堆積して、レーザー照射を行うこと
でシリコン層を多結晶化する。
リコンをアイランド状に加工して多結晶シリコン層3と
する。
てシリコン酸化膜を100nm堆積し、ゲート電極5と
してTaを350nmスパッタし加工する。このゲート
電極5をマスクとしてn+イオン注入をPH3およびH
2の混合ガス中で加速電圧80eV、ドーズ量5×10
15/cm2で行う。さらに、Xe−Clエキシマレー
ザを用い、室温大気雰囲気中で照射エネルギー350m
J/cm2のレーザによる活性化を行うことにより、多
結晶シリコン層3においてソース領域6およびドレイン
領域7が形成される。
0として水素含有率の高い第一のシリコン窒化膜8を1
00nmプラズマCVD法で堆積する。このシリコンの
堆積条件は次の通りである。
い第二のシリコン窒化膜9を400nm堆積する。この
シリコン窒化膜の堆積条件は次の通りである。
ン領域7とソース電極11およびドレイン電極12とを
接続するためのコンタクトホール16を形成する。マル
チチャンバーシステムのドライエッチャーを用いる場
合、CF4:125sccm/O2:75sccm,10
0mTorr,800Wの条件で第一のシリコン窒化膜
8および第二のシリコン窒化膜9をエッチングし、連続
して別のチャンバーでCHF3:55sccm,30m
Torr,1000Wの条件でシリコン酸化膜からなる
ゲート絶縁膜4をエッチングしコンタクトホール16が
完成する。
m、Al・Ti(1at%)合金500nm、Ti15
0nmを連続スパッタ法により堆積し、ソース配線11
およびドレイン電極12を形成する。次にパッシベーシ
ョン膜13を堆積し350℃で1時間程度アニールす
る。この時、第一のシリコン窒化膜8から多結晶シリコ
ン層3に水素が供給される。
等により平坦化膜14を堆積した後、コンタクトホール
17を形成し、ITO等で画素電極15を形成する。
においては、ゲート電極5としてTaを使用したが、ゲ
ート電極5用材料としてはAl合金、高融点金属、高融
点金属シリサイド、多結晶シリコン、シリサイド/多結
晶シリコンの積層構造でも可能である。
ンジスタの製造方法では、ゲート絶縁膜をシリコン酸化
膜で形成すると共に層間絶縁膜を二層のシリコン窒化膜
で形成し、コンタクトホールを形成するためのドライエ
ッチングを層間絶縁膜、ゲート絶縁膜の順に二段階で行
うので、下地となる多結晶シリコン層のオーバーエッチ
ング量を低減でき、安定したコンタクト状態が得られ
る。
較してエッチングレートが速いので、厚い層間絶縁膜に
コンタクトホールを形成する際のスループットの向上を
図ることができる。
D法により同一チャンバー内で連続して形成することが
できるので、製造プロセスが複雑化しない。
導体層側に設けられる第一のシリコン窒化膜の方が他方
の第二のシリコン窒化膜よりも低温で成膜されると、第
一のシリコン窒化膜の方が第二のシリコン窒化膜よりも
水素含有率が高くなる。このことによって、層間絶縁膜
を、半導体層である多結晶シリコン層側に形成された水
素含有率の高い第一のシリコン窒化膜と、続いて形成さ
れた緻密で絶縁耐圧の高い第二のシリコン窒化膜との積
層構造とすることができる。したがって、第一のシリコ
ン窒化膜から多結晶シリコン層に水素が供給されて欠陥
が減るためトランジスタ特性が向上する。また第二のシ
リコン窒化膜が水素原子の外部への飛散を防ぐので、よ
り多くの水素原子を多結晶シリコン中に拡散させること
ができ、多結晶シリコン層の水素化効率を向上すること
ができる。
層膜ではピンホールが多く絶縁耐圧も低いが、緻密なシ
リコン窒化膜との積層構造を形成することで絶縁性が向
上し、特性良好な薄膜トランジスタを形成する事が可能
になる。
膜トランジスタの断面構成を示す図である。
るための断面プロセス図である。
ある。
を示す図である。
を示す図である。
Claims (3)
- 【請求項1】 多結晶シリコンからなる半導体層の上
に、シリコン酸化膜からなるゲート絶縁膜と、層間絶縁
膜とが順に積層された薄膜トランジスタの製造方法にお
いて、 絶縁性基板の上に、半導体層として多結晶シリコン層を
形成する工程と、 前記半導体層の上に、ゲート絶縁膜としてシリコン酸化
膜を形成する工程と、 前記ゲート絶縁膜の上に、層間絶縁膜として、膜質の異
なる二層のシリコン窒化膜をプラズマCVD法によって
連続して形成する工程と、 前記層間絶縁膜をドライエッチングし、続いて前記ゲー
ト絶縁膜をドライエッチングすることによって、前記層
間絶縁膜の表面から前記層間絶縁膜および前記ゲート絶
縁膜を貫通して前記半導体層に達するコンタクトホール
を形成する工程とを含むことを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項2】 前記二層のシリコン窒化膜のうち、前記
半導体層側に設けられる第一のシリコン窒化膜の方が他
方の第二のシリコン窒化膜よりも低温で成膜されること
を特徴とする請求項1記載の薄膜トランジスタの製造方
法。 - 【請求項3】 前記二層のシリコン窒化膜のうち、前記
第二のシリコン窒化膜の方が前記第一のシリコン窒化膜
よりもエッチングレートが小さいことを特徴とする請求
項2記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19957997A JP3382130B2 (ja) | 1997-07-25 | 1997-07-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19957997A JP3382130B2 (ja) | 1997-07-25 | 1997-07-25 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1146000A JPH1146000A (ja) | 1999-02-16 |
JP3382130B2 true JP3382130B2 (ja) | 2003-03-04 |
Family
ID=16410198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19957997A Expired - Fee Related JP3382130B2 (ja) | 1997-07-25 | 1997-07-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3382130B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372113B2 (en) * | 2002-05-29 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2500941A3 (en) * | 1999-06-02 | 2017-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2002343962A (ja) | 2001-05-15 | 2002-11-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2007242895A (ja) | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置及びその製造方法 |
-
1997
- 1997-07-25 JP JP19957997A patent/JP3382130B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372113B2 (en) * | 2002-05-29 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JPH1146000A (ja) | 1999-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3253808B2 (ja) | 半導体装置およびその作製方法 | |
US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
KR19990088504A (ko) | 박막트랜지스터및그제조방법 | |
KR20040025598A (ko) | 배선, 배선의 형성방법, 박막 트랜지스터 및 표시장치 | |
JPH06132303A (ja) | 薄膜トランジスタおよびその作製方法 | |
JP3282582B2 (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
EP0532314B1 (en) | A semiconductor device and a process for fabricating same | |
JP3426170B2 (ja) | 半導体装置の製造方法 | |
JP4132556B2 (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
JP3565993B2 (ja) | 半導体装置の製造方法 | |
JP3382130B2 (ja) | 薄膜トランジスタの製造方法 | |
US20040023446A1 (en) | Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display | |
US6534350B2 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step | |
JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3494304B2 (ja) | 薄膜半導体装置の製造方法 | |
JP2776276B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2000036603A (ja) | 薄膜トランジスタの製造方法 | |
JPH1197699A (ja) | 薄膜トランジスタ | |
JP2005038994A (ja) | 薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法 | |
JPH09260668A (ja) | 薄膜トランジスタおよびその製造方法 | |
JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
JP3291069B2 (ja) | 半導体装置とその作製方法 | |
JP2002050768A (ja) | 半導体装置 | |
JPH09139504A (ja) | コプラナ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置 | |
JP3585534B2 (ja) | 半導体装置の作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |