JP2002343962A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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勝彦 一瀬
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雪乃 石井
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Abstract

(57)【要約】 【課題】 ゲート電極を覆う窒化シリコン膜中の水素含
有量を低減することによって、デバイスのＮＢＴＩ寿命
を向上させる。 【解決手段】 窒化シリコン膜の堆積に使用するＣＶＤ
装置１００は、ソースガスを熱分解するホットウォール
炉１０３と、ウエハ１の表面に膜を形成するチャンバ１
０１とが互いに分離された構造になっている。チャンバ
１０１の上方には、ソースガスを熱分解するためのホッ
トウォール炉１０３が設けられており、その外周には、
炉内を最高１２００℃程度の高温雰囲気に設定できるヒ
ータ１０４が設置されている。配管１０５、１０６を通
じてホットウォール炉１０３に供給されたソースガス
は、この炉内であらかじめ熱分解され、その分解成分が
チャンバ１０１のステージ１０２上に供給されてウエハ
１の表面に膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＣＶＤ(Chemical
Vapor Deposition)法を用いて基板上に窒化シリコン膜
を堆積する工程を有する半導体集積回路装置に適用して
有効な技術に関する。
【０００２】
【従来の技術】近年の微細化、高集積化が進んだＬＳＩ
の製造プロセスでは、酸化シリコン膜と窒化シリコン膜
とのエッチング速度差を利用することによって、シリコ
ン基板に素子分離溝(Shallow Groove Isolation；ＳＧ
Ｉ)を形成したり、ＭＩＳＦＥＴ(Metal Insulator Semi
conductor Field Effect Transistor)のゲート電極に対
してコンタクトホールを自己整合（セルフアライン）で
形成したりすることが行われている。このような素子分
離溝（ＳＧＩ）の形成方法については、例えば特開平１
１−１６９９９号公報などに記載がある。また、セルフ
アライン・コンタクト（Self Align Contact；ＳＡＣ）
の形成方法については、例えば特開平１１−１７１４７
号公報などに記載がある。
【０００３】上記した素子分離溝の形成工程やセルフア
ライン・コンタクトの形成工程で使用される窒化シリコ
ン膜は、一般にモノシラン（ＳｉＨ4）などのシラン系
ガスとアンモニア（ＮＨ3）または窒素（Ｎ2）とをソー
スガスに用いたＣＶＤ法によって形成されるが、この窒
化シリコン膜中には、ソースガスに由来する多量の水素
が取り込まれることが知られている。
【０００４】特開２０００−５８４８３号公報（峰ら）
は、ｐ型多結晶シリコン膜を含むゲート電極の上部ない
し側面にセルフアライン・コンタクトのストッパ膜とな
る窒化シリコン膜を堆積すると、ｐ型多結晶シリコン膜
中のドーパントであるホウ素（Ｂ）がゲート絶縁膜やシ
リコン基板に拡散し、フラットバンド電圧（Ｖｆｂ）や
しきい電圧（Ｖｔｈ）を変動させたり、ゲート絶縁膜の
信頼性を劣化させる、という問題を指摘している。この
ような問題は、窒化シリコン膜中に含まれる原料ガス由
来の水素がホウ素の拡散を増加させる（増速拡散）こと
が原因であるとされている。
【０００５】この公報は、上記した問題を解決する対策
として、水素を含まないソースガスを用いて窒化シリコ
ン膜を堆積し、膜中の水素濃度を１×１０21atom/cc以
下に低減することによって、ホウ素の増速拡散を抑制す
る技術を開示している。水素を含まないソースガスとし
ては、ＳｉＦ4、ＳｉＣｌ4、ＳｉＢｒ4、ＳｉＩ4のよう
なシリコンのハロゲン化合物と窒素の混合ガスが例示さ
れている。
【０００６】特開２０００−１１４２５７号公報（村岡
ら）は、モノシラン（ＳｉＨ4）と窒素を用いたプラズ
マＣＶＤ法で堆積した窒化シリコン膜は、膜中に大量の
水素が取り込まれるため、この膜をゲート絶縁膜に用い
た場合、ＭＩＳＦＥＴ(MetalInsulator Semiconductor
Field Effect Transistor)のホットキャリア劣化やリー
ク電流増大などの悪影響が生じる、という問題を指摘し
ている。一方、モノシランに代えてＳｉＦ4のようなシ
リコンのハロゲン化合物を用いた場合には、膜中に水素
が取り込まれることはないが、ハロゲンが大量に取り込
まれるため、トラップサイトの増加をもたらす、という
問題を指摘している。
【０００７】この公報は、上記した問題を解決する対策
として、二フッ化珪素（ＳｉＦ2）と窒素の少なくとも
一方を励起して基板に供給することにより、水素やハロ
ゲンの含有量が低い窒化シリコン膜を形成する技術を開
示している。励起した二フッ化珪素を得る方法として
は、四フッ化珪素（ＳｉＦ4）をマイクロ波放電によっ
て電気的に励起させたり、加熱したＳｉの塊に四フッ化
珪素を接触させたりする方法が開示されている。また、
励起したこれらのガスを基板に供給する方法として、こ
れら２つのガスを反応槽に入れる前に、これらのガスの
混合のために設けた、反応槽とは異なる予備槽内で混合
してから反応槽に供給する方法が開示されている。
【０００８】特開平１１−４６０００号公報（坂本）
は、多結晶シリコンを半導体領域として用いた薄膜トラ
ンジスタの製造において、多結晶シリコン膜上にゲート
絶縁膜および層間絶縁膜を形成する際、ゲート絶縁膜を
酸化シリコン膜で構成し、層間絶縁膜を窒化シリコン膜
で構成することによって、これら２層の絶縁膜をドライ
エッチングして多結晶シリコン薄膜に達するコンタクト
ホールを形成する工程で多結晶シリコン膜のオーバーエ
ッチング量を低減する技術を開示している。
【０００９】また、この公報では、上記層間絶縁膜を水
素含有率が高い下層窒化シリコン膜と水素含有率が低い
上層窒化シリコン膜とで構成している。下層窒化シリコ
ン膜の水素含有率を高くすると、多結晶シリコン膜中に
多量の水素が供給されるため、多結晶シリコン膜の結晶
欠陥が減少してトランジスタ特性が向上する。一方、上
層の窒化シリコン膜の水素含有量を少なくすると、緻密
でピンホールが少ない膜が得られるため、トランジスタ
の絶縁耐圧が向上する。
【００１０】水素含有率が異なる上記２層の窒化シリコ
ン膜は、プラズマＣＶＤ装置を使って連続して堆積され
る。水素濃度が高い下層窒化シリコン膜は、基板を温度
を低く（２５０℃）して堆積し、水素濃度が低い上層窒
化シリコン膜は、基板温度を高く（３９０℃）して堆積
する。
【００１１】特開平９−２８９２０９号公報（園田ら）
は、層間絶縁膜やパッシベーション膜として使用される
窒化シリコン膜中のＳｉ−Ｈ結合量を０．６×１０21at
om/cm-3以下にすることによって、ゲート酸化膜または
トンネル酸化膜における電子トラップの発生を抑制し、
トランジスタのしきい値変動を防ぐ技術を開示してい
る。上記窒化シリコン膜は、モノシラン（ＳｉＨ4）や
ジクロルシラン（Ｓｉ2Ｈ 6）のようなＳｉ−Ｈ結合を有
するガスを用いたプラズマＣＶＤ法で堆積される。
【００１２】特開２０００−３４０５６２号公報（伊藤
ら）は、最終保護膜（ファイナルパッシベーション膜）
などに用いられる窒化シリコン膜に含まれる水素の影響
によって、ＭＩＳＦＥＴのしきい値電圧が変動し、デバ
イス製品の寿命が短くなる、負バイアス温度不安定性(N
egative Bias Temperature Instability;ＮＢＴＩ)の問
題を指摘している。
【００１３】この公報は、窒化シリコン膜中の水素によ
るデバイスの特性変動を抑制する対策として、Ｓｉ−Ｎ
結合を主構造とし、Ｓｉ−ＮＨ2結合を従構造とし、Ｆ
ＴＩＲ(Fourier Transform Infrared Spectro-photo;フ
ーリエ変換型赤外分光光度計)にてＳｉ−Ｎ結合強度ピ
ークの積分強度が、Ｓｉ−ＮＨ2結合強度ピークの積分
強度の１０００倍以上となるような窒化シリコン膜を用
いることを提案している。
【００１４】なお、一般のリモートプラズマを用いたＣ
ＶＤ炉等に関しては、日本特許公開公報、例えば特開平
９-１８１０５５号公報（対応米国出願番号０８／５７
００５８；米国出願日９５．１２．１１）、特開平１０
-１５４７０３号公報（対応米国出願番号０８／７４８
８８３；米国出願日９６．１１．１３）、特開平１０-
１５４７０６号公報（対応米国出願番号０８／７４６６
３１；米国出願日９６．１１．１３）、特開平１０-１
６３１８４号公報（対応米国出願番号０８／７４８９６
０；米国出願日９６．１１．１３）、特開平１０-１７
８００４号公報（対応米国出願番号０８／７４８０９
５；米国出願日９６．１１．１３）、特開平１０-１８
９４６７号公報（対応米国出願番号０８／７４８０９
４；米国出願日９６．１１．１３）、特開平１０-２５
６２４４号公報（対応米国出願番号０８／７４７８３
０；米国出願日９６．１１．１３）、特開平１１-７４
０９７号公報（対応米国出願番号０８／８３９００７；
米国出願日９７．４．２３）等に開示されている。
【００１５】
【発明が解決しようとする課題】セルフアライン・コン
タクトの形成工程などで使用される窒化シリコン膜は、
通常、モノシラン（ＳｉＨ4）やジクロルシラン（Ｓｉ2
Ｈ6）のようなシラン系ガスとアンモニアガスとを高温
で熱分解させるホットウォール型のバッチ式熱ＣＶＤ装
置を使って堆積されている。
【００１６】しかし、最近の微細化されたＭＩＳＦＥＴ
は、しきい値電圧の低下を防ぐ対策として、ｎチャネル
型ＭＩＳＦＥＴのゲート電極をｎ型多結晶シリコン、ｐ
チャネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリ
コンでそれぞれ構成し、両者を共に表面チャネル型とす
る、いわゆるデュアルゲートＣＭＯＳ（またはＣＭＩＳ
(Complementary Metal Insulator Semiconductor)とも
いう）構造の採用が進められている。
【００１７】この場合、ゲート電極形成後の工程で高温
の熱処理が加わると、ｐ型多結晶シリコンで構成された
ゲート電極中のｐ型不純物（ホウ素）がゲート酸化膜を
通じて半導体基板（ウエル）内に拡散し、ＭＩＳＦＥＴ
のしきい値電圧を変動させる虞れがあるため、ゲート電
極形成後の工程で窒化シリコン膜を堆積する場合は、ソ
ースガスの熱分解温度を下げることが要求される。
【００１８】また、微細化されたＭＩＳＦＥＴの動作特
性を向上させるためには、ソース、ドレインを構成する
ｐｎ接合を浅く形成する必要があるが、ソース、ドレイ
ン形成後の工程で高温の熱処理が加わると、ソース、ド
レイン領域の不純物が拡散し、ｐｎ接合が広がってしま
うため、ソース、ドレイン形成後の工程で窒化シリコン
膜を堆積する場合も、ソースガスの熱分解温度を下げる
ことが要求される。
【００１９】しかし、シラン系ガス中のＳｉ−Ｈ結合
や、アンモニアガス中のＮ−Ｈ結合を完全に解離するた
めには、約８００℃以上の高温を必要とするため、ソー
スガスの熱分解温度を下げると、水素を含んだ未解離の
Ｓｉ−Ｈ結合やＮ−Ｈ結合が窒化シリコン膜中に多量に
取り込まれ、前記の従来技術で指摘されているようなト
ランジスタ特性の低下を招来する。
【００２０】その対策として、比較的低温（約４００
℃）で成膜が可能なプラズマＣＶＤ装置を使用し、分子
中に水素を含まないソースガスをプラズマ分解させるこ
とによって窒化シリコン膜の水素含有量を低下させる提
案や、プラズマのＲＦパワーを大きくすることによっ
て、シラン系ガス中を完全分解する提案もなされてい
る。しかし、ゲート電極形成直後の工程にプラズマＣＶ
Ｄ法を適用した場合は、基板の表面やゲート絶縁膜がプ
ラズマのダメージを受けるため、トランジスタ特性の低
下が懸念される。また、プラズマＣＶＤ法は、熱ＣＶＤ
法に比べると膜のカバレージ特性が低いため、微細なゲ
ート電極の隙間に所望の膜厚の窒化シリコン膜を堆積す
ることが困難である。
【００２１】本発明の目的は、パターン密度が疎な領域
と密な領域とを有する半導体ウエハ上に熱ＣＶＤ法で窒
化シリコン膜を堆積する際に、パターン密度が疎な領域
と密な領域とにおける窒化シリコン膜の膜厚差を低減す
ることのできる技術を提供することにある。
【００２２】本発明の目的は、トランジスタに熱負荷を
与えることなく、水素含有量の少ない窒化シリコン膜を
形成することのできる技術を提供することにある。
【００２３】本発明の他の目的は、トランジスタにプラ
ズマダメージを与えることなく、水素含有量の少ない窒
化シリコン膜を形成することのできる技術を提供するこ
とにある。
【００２４】本発明の他の目的は、トランジスタに熱負
荷やプラズマダメージを与えることなく、ステップカバ
レージの良好な窒化シリコン膜を形成することのできる
技術を提供することにある。
【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２７】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）分子中にシリコンを有する第１のガスと、分子中
に窒素を有する第２のガスとを含んだソースガスを加熱
処理部に導入し、前記ソースガスを前記第１および第２
のガスの熱分解温度以上の温度で加熱処理する工程、
（ｂ）前記加熱処理部で生成した前記第１および第２の
ガスの分解生成物を含んだガスを成膜処理部に供給し、
前記ソースガスの熱分解温度よりも低い温度に保たれた
半導体ウエハの主面上に、窒化シリコン膜を主成分とす
る第１絶縁膜を堆積する工程。
【００２８】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。（ａ）分子中にシリコン
を有する第１のガスと、分子中に窒素を有する第２のガ
スとを含んだソースガスをプラズマ処理部に導入し、前
記ソースガスをプラズマ処理する工程、（ｂ）前記プラ
ズマ処理部で生成した前記第１および第２のガスの分解
生成物を含んだガスを成膜処理部に供給し、半導体ウエ
ハの主面上に第１窒化シリコン膜を主成分とする第１絶
縁膜を堆積する工程。
【００２９】また、本発明の半導体集積回路装置の製造
方法は、前記第１窒化シリコン膜に含まれる水素の濃度
を、２×１０21atoms/cm3以下、好ましくは、１×１０
21atoms/cm3以下、より好ましくは、０．５×１０21ato
ms/cm3以下とするものである。
【００３０】なお、本願において、半導体集積回路装置
というときは、特に単結晶シリコン基板上に作られるも
のだけでなく、特にそうでない旨が明示された場合を除
き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin
Film Transistor)液晶製造用基板のような他の基板上に
作られるものを含むものとする。また、ウエハとは半導
体集積回路装置の製造に用いる単結晶シリコン基板（一
般にほぼ円盤形）、ＳＯＩ基板、ガラス基板その他の絶
縁、半絶縁または半導体基板などやそれらを複合した基
板をいう。
【００３１】また、本願において、ＳｉＮ、Ｓｉ３Ｎ
４、シリコンナイトライド、窒化シリコン、窒化珪素等
と言うときは、特にそうでない旨明示したものを除き、
化学量論的なもののみでなく、組成がずれたもの、すな
わち窒素リッチなもの、シリコンリッチなもの、他の元
素を含むもの、例えば水素を相当量含むもの等、通常半
導体産業においてそのように呼ばれているものを含むも
のとする。
【００３２】また、本発明で規定する窒化シリコン膜中
の水素濃度は、成膜直後（as depo）の膜中に含まれる
水素をＦＴＩＲ（フーリエ変換型赤外分光光度計）で測
定したときの濃度をいうものとする。
【００３３】また、ＮＢＴＩ寿命というときは、ゲート
電極に負バイアスを印加した状態で８５℃で放置し、し
きい値電圧の時間当たりシフト量から製品寿命を算出し
たものをいう。
【００３４】コールドウォール型ＣＶＤ装置というとき
は、一般にウエハをチャンバの内周壁よりも高い温度に
加熱する（抵抗加熱、高周波誘導加熱、またはランプ加
熱）方式のＣＶＤ装置であって、プラズマなどを直接使
用しないものをいう。
【００３５】さらに、以下の実施の形態において、要素
の数など（個数、数値、量、範囲などを含む）に言及す
る場合、特に明示したときおよび原理的に明らかに特定
の数に限定されるときを除き、その特定の数に限定され
るものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップなどを含む）は、特に明示した場合および原理的
に明らかに必須であると考えられる場合を除き、必ずし
も必須のものではないことはいうまでもない。
【００３６】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、特に
必要なとき以外は、同一または同様な部分の説明を原則
として繰り返さない。
【００３８】本実施形態の半導体集積回路装置は、ＤＲ
ＡＭ(Dynamic Random Access Memory)とロジック回路と
を同一半導体基板上に形成したＤＲＡＭ−ロジック混載
ＬＳＩである。このＬＳＩの製造方法を図１〜図３０を
用いて工程順に説明する。なお、製造方法を説明する各
断面図において、左側および中央の領域はＤＲＡＭ形成
領域を示し、右側の領域はロジック回路形成領域を示し
ている。
【００３９】まず、図１に示すように、例えば１〜１０
Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンから
なる半導体基板（以下、基板という。また、ウエハとい
うこともある）１を８００〜８５０℃で熱酸化すること
によって、基板１の主面にストレス緩和およびアクティ
ブ領域保護を目的とした酸化シリコン膜（パッド酸化
膜）２を形成した後、酸化シリコン膜２の上部にＣＶＤ
法で窒化シリコン膜３を堆積する。
【００４０】上記窒化シリコン膜３は、ジクロルシラン
（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）、あるいはモ
ノシランと窒素（Ｎ2）をソースガスに用いた減圧ＣＶ
Ｄ法（ＬＰ−ＣＶＤ法）によって堆積する。また、窒化
シリコン膜３は、比較的厚い膜厚（例えば１２０ｎｍ）
を必要とするので、ホットウォール炉を備えたバッチ式
熱ＣＶＤ装置を使用し、例えば５０枚から１００枚程度
の基板１を同時に処理することによって、成膜のスルー
プットを向上させることが望ましい。ホットウォール型
の熱ＣＶＤ装置は、ウエハを間接的に加熱する方式（管
壁外のヒータによる輻射加熱）を採用したものであり、
チャンバ（反応室）の内壁やチャンバ内の雰囲気全体を
ソースガスの分解温度以上の温度に加熱する構造になっ
ている。
【００４１】上記窒化シリコン膜３を堆積する際には、
ソースガスを８００℃以上の高温で熱分解することが望
ましい。ソースガスを８００℃以上の高温で熱分解した
場合は、ソースガスに含まれるＳｉ−Ｈ結合およびＮ−
Ｈ結合がほぼ完全に解離されるので、水素含有量の極め
て少ない窒化シリコン膜３が得られる。これにより、後
述する素子分離溝の形成工程で行われる熱処理時に窒化
シリコン膜３から基板１に拡散する水素の量を極めて低
レベルにすることができるので、基板１に残留した水素
による素子特性の変動を確実に抑制することができる。
【００４２】次に、図２に示すように、フォトレジスト
膜６０をマスクにしたドライエッチングで素子分離領域
の窒化シリコン膜３と酸化シリコン膜２とを除去する。
続いて、フォトレジスト膜６０を除去した後、図３に示
すように、窒化シリコン膜３をマスクにしたドライエッ
チングで素子分離領域の基板１に深さ３５０ｎｍ程度の
素子分離溝４を形成し、続いて基板１を９５０℃程度で
熱酸化することによって、素子分離溝４の内壁に酸化シ
リコン膜５を形成する。酸化シリコン膜５は、素子分離
溝４の内壁に生じたエッチングダメージを回復すると共
に、次の工程で素子分離溝４の内部に埋め込まれる酸化
シリコン膜５のストレスを緩和するために形成する。
【００４３】次に、図４に示すように、基板１の主面上
にＣＶＤ法で酸化シリコン膜７を堆積し、続いて基板１
を１０００℃程度で熱処理して酸化シリコン膜７の膜質
を改善した後、化学機械研磨(Chemical Mechanical Pol
ishing;ＣＭＰ)法を用いて酸化シリコン膜７を研磨し、
その表面を平坦化する。この研磨は、前記窒化シリコン
膜３をストッパに用い、素子分離溝４の内部のみに酸化
シリコン膜７を残す。ここまでの工程により、基板１の
主面に素子分離溝４が完成する。図５に示すように、上
記素子分離溝４を形成することにより、ＤＲＡＭ形成領
域の基板１には、周囲が素子分離溝４によって囲まれた
細長い島状のパターンを有する多数のアクティブ領域Ｌ
が形成される。なお、図４（および製造方法を説明する
各断面図）の左側の領域は、図５のＡ−Ａ線に沿った断
面であり、中央の領域はＢ−Ｂ線に沿った断面である。
【００４４】次に、基板１の主面上に残った窒化シリコ
ン膜３を熱リン酸で除去した後、図６に示すように、基
板１の一部にＢ（ホウ素）をイオン注入してｐ型ウエル
８を形成し、他の一部にＰ（リン）をイオン注入してｎ
型ウエル９を形成する。続いて、基板１の表面に残った
酸化シリコン膜２をフッ酸で除去した後、基板１を８５
０℃程度で湿式酸化することによって、ｐ型ウエル８の
表面およびｎ型ウエル９の表面に膜厚６ｎｍ程度の清浄
な酸化シリコン膜からなるゲート絶縁膜１０を形成す
る。ゲート絶縁膜１０は、酸化シリコン膜に代えて酸窒
化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化
シリコン膜との複合絶縁膜などによって形成してもよ
い。
【００４５】次に、図７に示すように、ゲート絶縁膜１
０の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコ
ン膜１１を堆積した後、フォトレジスト膜（図示せず）
をマスクに用いてｐ型ウエル８の上部の多結晶シリコン
膜１１にＰ（リン）をイオン注入し、ｎ型ウエル９の上
部の多結晶シリコン膜１１にＢ（ホウ素）をイオン注入
する。これにより、多結晶シリコン膜１１の導電型は、
ｐ型ウエル８の上部でｎ型となり、ｎ型ウエル９の上部
でｐ型となる。このイオン注入は、ロジック回路を構成
するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
ＳＦＥＴのそれぞれを表面チャネル型にするために行
う。
【００４６】次に、多結晶シリコン膜１１の表面をフッ
酸で洗浄した後、図８に示すように、多結晶シリコン膜
１１の上部にスパッタリング法で膜厚７ｎｍ程度のＷＮ
X膜１２と膜厚７０ｎｍ程度のＷ膜１３とを連続して堆
積する。ＷＮX膜１２は、基板１を熱処理する工程で多
結晶シリコン膜１１とＷ膜１３とが反応するのを防ぐバ
リア層として機能する。なお、ＷＮX膜１２の上部に
は、Ｗ膜１３に代えてＭｏ（モリブデン）膜を堆積して
もよい。また、多結晶シリコン膜１１に代えて、Ｇｅ
（ゲルマニウム）を５％〜５０％程度含んだシリコン膜
を使用することもできる。シリコンにＧｅを含ませた場
合は、シリコンのバンドギャップが狭くなることや、不
純物の固溶限界が高くなることに起因して、上層のＷＮ
X膜１２との接触抵抗が低減される利点がある。シリコ
ンにＧｅを含ませるには、シリコン膜にＧｅをイオン注
入する方法の外、モノシラン（ＳｉＨ4）とＧｅＨ4とを
使ったＣＶＤ法によってＧｅを含んだシリコン膜を堆積
する方法がある。
【００４７】次に、図９に示すように、Ｗ膜１３の上部
にＣＶＤ法で膜厚１６０ｎｍ程度の窒化シリコン膜１４
を堆積する。この窒化シリコン膜１４は、後の工程で形
成されるゲート電極の上面を覆うキャップ絶縁膜として
使用される。本実施形態では、この窒化シリコン膜１４
を次のような装置を使って堆積する。
【００４８】図１０は、窒化シリコン膜１４の堆積に用
いるＣＶＤ装置１００の主要部を示す概略図である。こ
のＣＶＤ装置１００のチャンバ１０１の中央部には、ウ
エハ（基板）１を搭載するステージ１０２が設けられて
いる。このステージ１０２には、ウエハ１を所望する温
度で加熱するヒータ（図示せず）が内蔵されている。す
なわち、このＣＶＤ装置１００のチャンバ１０１は、そ
の内部全体が一様な温度に加熱されるホットウォール構
造ではなく、ステージ１０２上のウエハ１のみを加熱す
るコールドウォール構造となっている。コールドウォー
ル型のチャンバ１０１は、ソースガスの熱分解成分が内
壁に殆ど堆積しないので、スループットの高い成膜が可
能である。また、このＣＶＤ装置１００のチャンバ１０
１は、ステージ１０２上にウエハ１を１枚ずつ搭載して
成膜を行う枚葉方式を採用しているので、バッチ式熱Ｃ
ＶＤ装置に比べた場合、ウエハ１の温度を高精度に設定
でき、ウエハ面内での膜厚均一性が良好である。
【００４９】なお、最新の枚葉式シリコンナイトライド
ＣＶＤ炉および同方法に関しては、本発明者らによる日
本特許出願２０００-３３２８６３号（日本出願日２０
００年１０月３１日）、日本特許出願２０００-２３２
１９１号（日本出願日２０００年７月３１日）等に開示
されているので、ここではそれらの記載を繰り返さな
い。
【００５０】上記チャンバ１０１の上方には、ソースガ
スを熱分解するためのホットウォール炉１０３が設けら
れている。ホットウォール炉１０３は、石英などの耐熱
材料で構成されており、その外周には、炉内を最高１２
００℃程度の高温雰囲気に設定できるヒータ１０４が設
置されている。配管１０５、１０６を通じてホットウォ
ール炉１０３に供給されたソースガスは、この炉内であ
らかじめ熱分解され、その分解成分がチャンバ１０１の
ステージ１０２上に供給されてウエハ１の表面に膜を形
成する。ソースガスは、例えばジクロルシラン（ＳｉＨ
2Ｃｌ2）とアンモニア（ＮＨ3）である。
【００５１】このように、上記ＣＶＤ装置１００は、ソ
ースガスを熱分解するホットウォール炉（加熱処理部）
１０３と、ウエハ１の表面に膜を形成するチャンバ（成
膜処理部）１０１とが互いに分離された構造になってい
るので、ソースガスの分解温度とウエハ１の温度とを独
立に制御することができる。
【００５２】図１１は、ジクロルシラン（ＳｉＨ2Ｃ
ｌ2）とアンモニア（ＮＨ3）、およびモノシラン（Ｓｉ
Ｈ4）と窒素（Ｎ2）をソースガスに用い、市販の減圧Ｃ
ＶＤ装置を使って堆積した窒化シリコン膜中における水
素の脱離挙動を、昇温脱離法(Thermal Desorption Spec
trometry;ＴＤＳ)を使って評価した結果を示すグラフで
あり、横軸はソースガスの分解温度、縦軸は膜中におけ
る水素のイオン強度を表している。
【００５３】図示のように、水素の脱離は、４００℃付
近および７５０℃〜８００℃付近でピークが認められ
る。窒化シリコン膜中の水素は、Ｓｉ−Ｈ結合およびＮ
−Ｈ結合として存在するものと考えられ、Ｓｉ−Ｈ結合
はＮ−Ｈ結合よりも結合エネルギーが小さいことから、
４００℃付近の脱離はＳｉ−Ｈ結合に起因し、７５０℃
〜８００℃付近の脱離はＮ−Ｈ結合に起因するものと推
定される。
【００５４】この測定結果から、前記ＣＶＤ装置１００
のホットウォール炉１０３内でソースガスを熱分解する
際のヒータ１０４の温度は、Ｎ−Ｈ結合の解離が促進さ
れる６００℃付近を下限とすべきであり、それ以下の温
度ではＮ−Ｈ結合を含んだ中間体不純物が多く生成され
てしまうので実用的でない。Ｎ−Ｈ結合を含んだ中間体
不純物の生成量を低減するためには、ヒータ１０４の温
度を７００℃以上とすることが好ましく、より好ましく
は８００℃以上とし、Ｓｉ−Ｈ結合およびＮ−Ｈ結合を
ほぼ完全に解離させる。
【００５５】一方、成膜処理部であるチャンバ１０１
は、ホットウォール炉１０３と分離されているので、ヒ
ータ１０４の温度を８００℃以上に設定した場合でも、
ウエハ１を搭載するステージ１０２の温度を室温以下ま
で下げることが可能である。また、チャンバ１０１は、
ステージ１０２上のウエハ１のみを加熱するコールドウ
ォール構造となっているので、ステージ１０２の温度を
低温に設定しても、成膜のスループットの低下は少な
い。
【００５６】成膜時のステージ１０２の実用的な下限温
度は０℃前後であるが、ステージ１０２の温度が低すぎ
ると成膜のスループットが低下したり、ホットウォール
炉１０３内で生成したソースガスの中間体がウエハ１の
表面に到達する途中で冷却されて不純物を生成したりす
る虞れがあるので、好ましくは４００℃以上とすべきで
ある。ステージ１０２の上限温度は、ウエハ１の主面に
形成されるデバイスの特性上、許容される上限の温度で
あり、デバイスによって異なるので一概には規定できな
いが、例えば本実施形態のＤＲＡＭ混載ＬＳＩの場合
は、７００℃〜７５０℃である。ステージ１０２の温度
がこの上限温度を超えると、多結晶シリコン膜１１中の
Ｂ（ホウ素）がｎ型ウエル９に拡散し、ロジック回路の
一部を構成するｐチャネル型ＭＩＳＦＥＴのしきい値電
圧が変動する虞れがある。
【００５７】また、ソースガスの圧力は、少なくとも
０．０１３ｋＰａ（０．１Ｔｏｒｒ）以上とすべきであ
るが、成膜のスループットを考慮すると、通常は、４
５．５ｋＰａ（３５０Ｔｏｒｒ）前後とするのが好まし
い。一方、ガス圧力の上限は、ソースガスの安全性など
を考慮すると、９８．８ｋＰａ（７６０Ｔｏｒｒ）以下
とするのが好ましい。
【００５８】窒化シリコン膜１４の形成に使用するソー
スガスは、上記したジクロルシラン（ＳｉＨ2Ｃｌ2）と
アンモニア（ＮＨ3）の組み合わせに限られるものでは
なく、減圧ＣＶＤ（ＬＰ−ＣＶＤ）装置を用いた窒化シ
リコン膜の形成に使用されている既知のソースガス、例
えばＳｉＨ4やＳｉ2Ｈ6など、一般にＳｉＨyＸ
(4-y)（Ｘは、Ｆ、Ｃｌ、Ｂｒ、Ｉなどのハロゲン、ｙ
は、０、１、２、３または４）で示されるシリコン化合
物と、ＮＨ3、Ｎ2Ｈ4またはＮ2とを組み合わせたものな
どを使用することができる。
【００５９】上記シリコン化合物のうち、分子中に水素
を含まないソースガス、例えばＳｉＦ4、ＳｉＣｌ4、Ｓ
ｉ2Ｃｌ6、ＳｉＢｒ4、ＳｉＩ4のようなシリコン化合物
とＮ 2とを組み合わせたものを使用することによって、
窒化シリコン膜中の水素濃度をより一層低減することが
できる。これらのシリコン化合物を使用した場合は、分
子中に水素を含むソースガスを使用した場合に比べてス
テップカバレージが若干低下するが、窒化シリコン膜１
４は、平坦な下地の表面に堆積するので支障はない。
【００６０】このように、上記したＣＶＤ装置１００を
使用することにより、ソースガスを８００℃以上の高温
で熱分解することができるので、膜中の水素濃度が極め
て低い窒化シリコン膜１４を得ることができる。また、
成膜中のウエハ（基板）１の温度を低温に設定できるの
で、熱負荷によるデバイスの特性変動を確実に抑制する
ことができる。
【００６１】次に、図１２に示すように、フォトレジス
ト膜６１をマスクにして窒化シリコン膜１４、Ｗ膜１
３、ＷＮX膜１２および多結晶シリコン膜１１を順次ド
ライエッチングすることによって、ＤＲＡＭ形成領域の
ゲート絶縁膜１０上にゲート電極１１ａ（ワード線Ｗ
Ｌ）を形成し、ロジック回路形成領域のゲート絶縁膜１
０上にゲート電極１１ｂ、１１ｃを形成する。ゲート電
極１１ａ〜１１ｃは、多結晶シリコン膜１１の上部にＷ
ＮX膜１２およびＷ膜１３を積層したポリメタル(Polyme
tal)構造で構成される。図１３に示すように、ＤＲＡＭ
形成領域のゲート電極１１ａは、アクティブ領域Ｌの長
辺と直交する方向に延在し、アクティブ領域Ｌ以外の領
域でワード線ＷＬを構成する。ゲート電極１１ａのゲー
ト長および隣接するゲート電極１１ａとの間隔は、例え
ば０．１３〜１．４μｍである。
【００６２】次に、フォトレジスト膜６１を除去した
後、図１４に示すように、フォトレジスト膜（図示せ
ず）をマスクに用いてｐ型ウエル８にＡｓ（ヒ素）をイ
オン注入し、ｎ型ウエル９にＢ（ホウ素）をイオン注入
することにより、ゲート電極１１ａ、１１ｂの両側のｐ
型ウエル８にｎ-型半導体領域１５を形成し、ゲート電
極１１ｃの両側のｎ型ウエル９にｐ-型半導体領域１６
を形成する。
【００６３】次に、図１５に示すように、ゲート電極１
１ａ、１１ｂ、１１ｃの上部および側壁を覆う膜厚５０
ｎｍ程度の窒化シリコン膜１７を堆積する。この窒化シ
リコン膜１７は、前記窒化シリコン膜１４の堆積に用い
たＣＶＤ装置１００を使って堆積し、成膜条件（ヒータ
１０４およびステージ１０２の温度、ソースガスの種類
および圧力）も、窒化シリコン膜１４の成膜条件と同じ
にする。これにより、前記窒化シリコン膜１４と同様、
膜中の水素濃度が極めて低い窒化シリコン膜１７を得る
ことができると共に、熱負荷によるデバイスの特性変動
を確実に抑制することができる。
【００６４】図１６は、ゲート電極の上部と側壁とを覆
う窒化シリコン膜中のＳｉ−Ｈ結合濃度とＮＢＴＩ寿命
（しきい値電圧が２０ｍＶシフトする時間）との関係を
評価した結果を示すグラフである。窒化シリコン膜は、
モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）をソース
ガスに用い、市販の減圧ＣＶＤ装置を使って堆積し、膜
中のＳｉ−Ｈ結合濃度は、フーリエ変換型赤外分光光度
計（ＦＴＩＲ)を使って測定した。また、モノシラン
（ＳｉＨ4）と窒素（Ｎ2）をソースガスに用い、市販の
プラズマＣＶＤ装置を使って堆積した窒化シリコン膜に
ついても同様の評価を行った。
【００６５】この結果、ＮＢＴＩ寿命は、窒化シリコン
膜中のＳｉ−Ｈ結合濃度と相関があり、Ｓｉ−Ｈ結合濃
度の１．２乗に比例して低下することが判明した。この
ことから、ゲート電極１１ａ、１１ｂ、１１ｃの上部を
覆う前記窒化シリコン膜１４や、側壁を覆う窒化シリコ
ン膜１７の場合、成膜直後の水素の濃度を２×１０21at
oms/cm3以下、好ましくは１×１０21atoms/cm3以下、よ
り好ましくは０．５×１０21atoms/cm3以下とすること
により、デバイスのＮＢＴＩ寿命を確実に向上させるこ
とができる。
【００６６】次に、図１７に示すように、ＤＲＡＭ形成
領域の基板１をフォトレジスト膜（図示せず）で覆い、
回路部の窒化シリコン膜１７を異方的にエッチングする
ことによって、ロジック回路形成領域のゲート電極１１
ｂ、１１ｃの側壁にサイドウォールスペーサ（側壁絶縁
膜）１７ｓを形成する。続いて、フォトレジスト膜（図
示せず）をマスクに用いてロジック回路形成領域のｐ型
ウエル８にＡｓ（ヒ素）をイオン注入し、ｎ型ウエル９
にＢ（ホウ素）をイオン注入することにより、ゲート電
極１１ａ、１１ｂの両側のｐ型ウエル８にｎ+型半導体
領域（ソース、ドレイン）１８を形成し、ゲート電極１
１ｃの両側のｎ型ウエル９にｐ+型半導体領域（ソー
ス、ドレイン）１９を形成する。ここまでの工程によ
り、ロジック回路を構成するｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００６７】次に、図１８に示すように、ゲート電極１
１ａ〜１１ｃの上部に、例えばスピンオングラス膜と２
層の酸化シリコン膜とからなる層間絶縁膜２０を形成す
る。層間絶縁膜２０を形成するには、まずゲート電極１
１ａ〜１１ｃの上部にスピンオングラス膜をスピン塗布
する。スピンオングラス膜は、ＣＶＤ法で堆積した酸化
シリコン膜に比べて微細な配線間のギャップフィル性に
優れているので、ＤＲＡＭ形成領域のゲート電極１１ａ
（ワード線ＷＬ）間が極めて狭い場合であっても、この
隙間を良好に埋め込むことができる。次に、スピンオン
グラス膜の上部にＣＶＤ法で酸化シリコン膜を堆積した
後、この酸化シリコン膜を化学機械研磨法で研磨、平坦
化する。次に、化学機械研磨法で研磨されたときに生じ
た酸化シリコン膜の表面の微細な傷（マイクロスクラッ
チ）を補修するために、酸化シリコン膜の上部にＣＶＤ
法で２層目の酸化シリコン膜を堆積する。
【００６８】次に、図１９および図２０に示すように、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでＤＲＡＭ形成領域のｎ-型半導体領域１５の
上部の層間絶縁膜２０を除去する。このエッチングは、
窒化シリコン膜１４、１７に対する層間絶縁膜２０（ス
ピンオングラス膜および酸化シリコン膜）のエッチング
レートが大きくなるような条件で行う。
【００６９】続いて、上記フォトレジスト膜をマスクに
したドライエッチングでｎ-型半導体領域１５の上部の
窒化シリコン膜１７を除去し、ｎ-型半導体領域１５の
表面を露出させることによってコンタクトホール２１、
２２を形成する。コンタクトホール２１は、その一部が
アクティブ領域Ｌから外れて素子分離溝４の上部に延在
する。
【００７０】上記窒化シリコン膜１７のエッチングは、
素子分離溝４に埋め込まれた酸化シリコン膜７に対する
窒化シリコン膜１７のエッチングレートが大きくなるよ
うな条件で行い、素子分離溝４が深く削れないようにす
る。また、このエッチングは、窒化シリコン膜１７が異
方的にエッチングされるような条件で行い、ゲート電極
１１ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１７を
残す。これにより、微細な径を有するコンタクトホール
２１、２２がゲート電極１１ａ（ワード線ＷＬ）に対し
て自己整合で形成される。
【００７１】次に、図２１に示すように、コンタクトホ
ール２１、２２の内部にプラグ２３を形成する。プラグ
２３を形成するには、コンタクトホール２１、２２の内
部および層間絶縁膜２０の上部にＰをドープした低抵抗
多結晶シリコン膜をＣＶＤ法で堆積し、続いて層間絶縁
膜２０の上部の不要な多結晶シリコン膜をドライエッチ
ングによって除去する。
【００７２】次に、窒素ガス雰囲気中で基板１を熱処理
し、プラグ２３を構成する多結晶シリコン膜中のＰをｎ
-型半導体領域１５に拡散させることによって、低抵抗
のソース、ドレインを形成する。ここまでの工程で、Ｄ
ＲＡＭ形成領域にメモリセル選択用ＭＩＳＦＥＴＱｔが
形成される。
【００７３】次に、図２２および図２３に示すように、
層間絶縁膜２０の上部にＣＶＤ法で酸化シリコン膜２４
を堆積した後、フォトレジスト膜（図示せず）をマスク
にしたドライエッチングでロジック回路形成領域の酸化
シリコン膜２４およびその下層の層間絶縁膜２０をドラ
イエッチングすることによって、ｎチャネル型ＭＩＳＦ
ＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１８）
の上部にコンタクトホール２５を形成し、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領
域１３）の上部にコンタクトホール２６を形成する。ま
た、ＤＲＡＭ形成領域の酸化シリコン膜２４をエッチン
グすることによって、コンタクトホール２１の上部にス
ルーホール２７を形成する。
【００７４】次に、図２４および図２５に示すように、
上記コンタクトホール２５、２６およびスルーホール２
７の内部にプラグ２８を形成した後、ＤＲＡＭ形成領域
の酸化シリコン膜２４の上部にビット線ＢＬを形成し、
ロジック回路形成領域の酸化シリコン膜２４の上部に配
線３０〜３３を形成する。
【００７５】プラグ２８を形成するには、例えばコンタ
クトホール２５、２６およびスルーホール２７の内部を
含む酸化シリコン膜２４の上部にスパッタリング法およ
びＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シ
リコン膜２４の上部の不要なＷ膜およびＴｉＮ膜を化学
機械研磨法で除去する。また、ビット線ＢＬおよび配線
３０〜３３を形成するには、酸化シリコン膜２４の上部
にスパッタリング法でＷ膜を堆積した後、フォトレジス
ト膜をマスクに用いたドライエッチングでＷ膜をパター
ニングする。ビット線ＢＬは、スルーホール２７および
コンタクトホール２１を通じてメモリセル選択用ＭＩＳ
ＦＥＴＱｔのソース、ドレインの一方（ｎ-型半導体領
域１５）と電気的に接続される。また、配線３０、３１
は、コンタクトホール２５、２５を通じてｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領
域１８）と電気的に接続され、配線３２、３３は、コン
タクトホール２６、２６を通じてｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１９）
と電気的に接続される。
【００７６】次に、図２６および図２７に示すように、
ビット線ＢＬおよび配線３０〜３３の上部にＣＶＤ法で
酸化シリコン膜３５を堆積し、続いてコンタクトホール
２２の上部の酸化シリコン膜３５、２４をドライエッチ
ングしてスルーホール３６を形成した後、スルーホール
３６の内部に多結晶シリコン膜からなるプラグ３７を形
成する。プラグ３７を形成するには、スルーホール３６
の内部および酸化シリコン膜３５の上部にＰ（リン）を
ドープした多結晶シリコン膜をＣＶＤ法で堆積した後、
酸化シリコン膜３５の上部の不要な多結晶シリコン膜を
ドライエッチング（または化学機械研磨）で除去する。
【００７７】次に、図２８に示すように、酸化シリコン
膜３５の上部にＣＶＤ法で窒化シリコン膜３８を堆積
し、続いて窒化シリコン膜３８の上部にＣＶＤ法で酸化
シリコン膜３９を堆積した後、スルーホール３６の上部
の酸化シリコン膜３９と窒化シリコン膜３８とをドライ
エッチングすることによって溝４０を形成する。
【００７８】次に、図２９に示すように、溝４０の内壁
に多結晶シリコン膜からなる下部電極４１を形成する。
下部電極４１を形成するには、まず溝４０の内部および
酸化シリコン膜３９の上部に、Ｐ（リン）をドープした
アモルファスシリコン膜（図示せず）をＣＶＤ法で堆積
した後、酸化シリコン膜３９の上部の不要なアモルファ
スシリコン膜をドライエッチングで除去する。次に、溝
４０の内部に残ったアモルファスシリコン膜の表面をフ
ッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中で
アモルファスシリコン膜の表面にモノシラン（Ｓｉ
Ｈ4）を供給し、続いて基板１を熱処理してアモルファ
スシリコン膜を多結晶化すると共に、その表面にシリコ
ン粒を成長させる。これにより、表面が粗面化された多
結晶シリコン膜からなる下部電極４１が形成される。表
面が粗面化された多結晶シリコン膜は、その表面積が大
きいので、微細化された情報蓄積用容量素子の蓄積電荷
量を増やすことができる。
【００７９】次に、図３０に示すように、溝４０の内部
に形成された下部電極４１の上部にＴａ2Ｏ5（酸化タン
タル）膜からなる容量絶縁膜４２を形成し、容量絶縁膜
４２の上部にＴｉＮ膜からなる上部電極４３を形成する
ことによって、下部電極４１、容量絶縁膜４２および上
部電極４３からなる情報蓄積用容量素子Ｃを形成する。
情報蓄積用容量素子Ｃの容量絶縁膜４２は、Ｔａ2Ｏ5膜
の他、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、Ｓｒ
ＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5
など、ペロブスカイト型または複合ペロブスカイト型の
結晶構造を有する高誘電体または強誘電体を主成分とす
る膜によって構成してもよい。ここまでの工程により、
メモリセル選択用ＭＩＳＦＥＴＱｔとこれに直列に接続
された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモ
リセルが完成する。
【００８０】図示は省略するが、その後、情報蓄積用容
量素子Ｃの上部に酸化シリコン膜からなる層間絶縁膜を
挟んで２層程度のＡｌ配線を形成し、さらにＡｌ配線の
上部に窒化シリコン膜と酸化シリコン膜との積層膜から
なるパッシベーション膜を形成することにより、本実施
形態のＤＲＡＭが完成する。パッシベーション膜の一部
を構成する窒化シリコン膜は、１μｍ以上の膜厚で堆積
するため、スループットの高い成膜を行うことが要求さ
れる。また、メモリセル選択用ＭＩＳＦＥＴＱｔや情報
蓄積用容量素子Ｃを形成した後の工程では、低い温度で
成膜を行うことが要求される。従って、パッシベーショ
ン膜の一部を構成する窒化シリコン膜は、前記図１０に
示したＣＶＤ装置ではなく、周知のバッチ式プラズマＣ
ＶＤ装置を使い、約４００℃の低温で成膜を行う。
【００８１】（実施の形態２）本実施形態の半導体集積
回路装置は、ＣＭＯＳ−ロジックＬＳＩである。このＬ
ＳＩの製造方法を図３１〜図３９を用いて工程順に説明
する。
【００８２】まず、図３１に示すように、前記実施の形
態１と同様の方法で基板１に素子分離溝４、ｐ型ウエル
８、ｎ型ウエル９を形成する。次に、フッ酸を用いたウ
ェットエッチングで基板１の表面を洗浄した後、図３２
に示すように、基板１を約８００〜８５０℃で熱酸化す
ることによって、ｐ型ウエル８、ｎ型ウエル９のそれぞ
れの表面に清浄なゲート絶縁膜１０を形成し、続いてゲ
ート絶縁膜１０の上部にゲート電極１１ｄ、１１ｅを形
成する。ゲート電極１１ｄ、１１ｅは、ゲート絶縁膜１
０の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程度
の多結晶シリコン膜を堆積し、続いて多結晶シリコン膜
の一部にｎ型不純物（リン）をイオン注入し、他の一部
にｐ型不純物（ホウ素）をイオン注入した後、フォトレ
ジスト膜をマスクにして多結晶シリコン膜をドライエッ
チングすることによって形成する。ゲート電極１１ｄ
は、リンがドープされたｎ型多結晶シリコン膜からな
り、ロジック回路の一部を構成するｎチャネル型ＭＩＳ
ＦＥＴ（Ｑｎ）のゲート電極として使用される。ゲート
電極１１ｅは、ホウ素がドープされたｐ型多結晶シリコ
ン膜からなり、ロジック回路の一部を構成するｐチャネ
ル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極として使用され
る。
【００８３】次に、図３３に示すように、ｐ型ウエル８
にリンまたはヒ素（Ａｓ）をイオン注入して低不純物濃
度のｎ-型半導体領域１５を形成し、ｎ型ウエル９にホ
ウ素をイオン注入して低不純物濃度のｐ-型半導体領域
１６を形成した後、基板１の主面上にＣＶＤ法で膜厚５
０ｎｍ程度の窒化シリコン膜２９を堆積する。本実施形
態では、この窒化シリコン膜２９を次のような装置を使
って堆積する。
【００８４】図３４は、窒化シリコン膜２９の堆積に用
いるＣＶＤ装置２００の主要部を示す概略図である。Ｃ
ＶＤ装置２００は、成膜処理部であるチャンバ２０１の
外部に、マイクロ波などを利用してプラズマを発生する
リモートプラズマ部（プラズマ処理部）２０２が設けら
れている。ソースガスは、このリモートプラズマ部２０
２内でラジカルに分解された後、チャンバ２０１に導入
される。チャンバ２０１は、前記実施の形態１のＣＶＤ
装置１００と同様、ステージ２０３上のウエハ１のみを
加熱するコールドウォール構造となっている。
【００８５】このように、上記ＣＶＤ装置２００は、ソ
ースガスをプラズマ分解するリモートプラズマ部２０２
とチャンバ２０１とが互いに分離された構造になってい
るので、ステージ２０３上のウエハ１にはプラズマの影
響がほとんど及ばない。すなわち、ウエハ１へのダメー
ジを懸念することなく、ＲＦパワーを高電力（例えば周
波数４００ｋＨｚ、出力５ｋＷ以上）に設定してソース
ガスの分解を促進させることができるので、ソースガス
中のＳｉ−Ｈ結合およびＮ−Ｈ結合をほぼ完全に解離さ
せることができる。従って、ウエハ１の温度を高温に設
定する必要もないので、デバイスの熱負荷を低減するこ
とができる。さらに、既存のプラズマＣＶＤ装置のよう
に、ウエハ１にバイアスが印加されることもないので、
ステップカバレージの高い成膜が可能となる。
【００８６】成膜時のステージ２０３の実用的な下限温
度は０℃前後であるが、ステージ２０３の温度が低すぎ
ると成膜のスループットが低下したり、リモートプラズ
マ部２０２内で生成したソースガスの中間体がウエハ１
の表面に到達する途中で冷却されて不純物を生成したり
する虞れがあるので、好ましくは４００℃以上とすべき
である。ステージ２０３の上限温度は、ウエハ１の主面
に形成されるデバイスの特性上、許容される上限の温度
であり、例えば本実施形態のＣＭＯＳロジックＬＳＩの
場合は、７００℃〜７５０℃である。
【００８７】チャンバ２０１の内壁は、例えば１００℃
以下に保持する。内壁の温度を低温化することにより、
チャンバ２０１に導入されたラジカルが内壁に付着し難
くなるので、成膜速度が大きくなる。これにより、ステ
ージ２０３の温度を低くしても短時間で成膜を行うこと
ができ、デバイスの熱負荷がさらに低減される。
【００８８】ソースガスの圧力は、０．０１３ｋＰａ
（０．１Ｔｏｒｒ）以上、１．３ｋＰａ（１０Ｔｏｒ
ｒ）以下の範囲とし、通常は、０．２ｋＰａ（１．５Ｔ
ｏｒｒ）前後とするのが好ましい。
【００８９】窒化シリコン膜１４の形成に使用するソー
スガスは、減圧ＣＶＤ（ＬＰ−ＣＶＤ）装置を用いた窒
化シリコン膜の形成に使用されている既知のソースガ
ス、例えばＳｉＨ4やＳｉ2Ｈ6など、一般にＳｉＨyＸ
(4-y)（Ｘは、Ｆ、Ｃｌ、Ｂｒ、Ｉなどのハロゲン、ｙ
は、０、１、２、３または４）で示されるシリコン化合
物と、ＮＨ3、Ｎ2Ｈ4またはＮ2とを組み合わせたものな
どを使用することができる。これらのシリコン化合物の
うち、分子中に水素を含まないソースガス、例えばＳｉ
Ｆ4、ＳｉＣｌ4、Ｓｉ2Ｃｌ6、ＳｉＢｒ4、ＳｉＩ4のよ
うなシリコン化合物とＮ2とを組み合わせたものを使用
した場合は、窒化シリコン膜中の水素濃度をより一層低
減することができる。
【００９０】上記したＣＶＤ装置２００を使用して窒化
シリコン膜１２を堆積することにより、成膜直後の膜中
に含まれるの水素濃度を２×１０21atoms/cm3以下、好
ましくは１×１０21atoms/cm3以下、より好ましくは
０．５×１０21atoms/cm3以下とすることができ、デバ
イスのＮＢＴＩ寿命を確実に向上させることができる。
【００９１】次に、図３５に示すように、上記窒化シリ
コン膜２９を異方的にドライエッチングすることによっ
て、ゲート電極１１ｄ、１１ｅのそれぞれの側壁にサイ
ドウォールスペーサ２９ｓを形成する。次に、図３６に
示すように、ｐ型ウエル８にリンまたはヒ素（Ａｓ）を
イオン注入して高不純物濃度のｎ+型半導体領域（ソー
ス、ドレイン）１８を形成し、ｎ型ウエル９にホウ素を
イオン注入して高不純物濃度のｐ+型半導体領域（ソー
ス、ドレイン）１９を形成する。続いて、フッ酸を用い
たウェットエッチングでｎ+型半導体領域（ソース、ド
レイン）１８およびｐ+型半導体領域（ソース、ドレイ
ン）１９のそれぞれの表面のゲート絶縁膜１０を除去し
た後、基板１上にスパッタリング法でＣｏ膜を堆積し、
熱処理によるシリサイド反応でゲート電極１１ｄ、１１
ｅ、ｎ+型半導体領域（ソース、ドレイン）１８および
ｐ+型半導体領域（ソース、ドレイン）１９のそれぞれ
の表面にＣｏシリサイド層４５を形成した後、未反応の
Ｃｏ膜をウェットエッチングで除去する。ここまでの工
程により、ロジックＬＳＩを構成するｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００９２】次に、図３７に示すように、基板１の主面
上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜４６
を堆積する。この窒化シリコン膜４６は、窒化シリコン
膜２９の堆積に用いた前記ＣＶＤ装置２００を使用して
堆積する。成膜条件は、前述した窒化シリコン膜４６の
成膜条件と同じでよい。また、前記実施の形態１のＣＶ
Ｄ装置１００を使って窒化シリコン膜２９や窒化シリコ
ン膜４６を堆積してもよい。
【００９３】次に、図３８に示すように、例えば酸素と
テトラエトキシシランとをソースガスに使ったプラズマ
ＣＶＤ法で窒化シリコン膜４６の上部に酸化シリコン膜
４７を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜４７および窒化シリコン膜４
６を順次ドライエッチングすることにより、ｎ+型半導
体領域（ソース、ドレイン）１８およびｐ+型半導体領
域（ソース、ドレイン）１９の上部にコンタクトホール
４８〜５１を形成する。
【００９４】上記酸化シリコン膜４７のドライエッチン
グは、窒化シリコン膜４６をエッチングのストッパに用
い、酸化シリコン膜４７のエッチング速度が窒化シリコ
ン膜４６のエッチング速度よりも大きくなる条件で行
う。また、窒化シリコン膜４６のエッチングは、そのエ
ッチング速度が素子分離溝４に埋め込まれた酸化シリコ
ン膜７のエッチング速度よりも大きくなる条件で行う。
【００９５】次に、図３９に示すように、酸化シリコン
膜４７の上部に堆積したメタル膜をパターニングして第
１層目の配線５２〜５５を形成する。
【００９６】（実施の形態３）本実施形態の半導体集積
回路装置は、フラッシュメモリである。以下、このこの
フラッシュメモリの製造方法の一例を、図４０〜図５２
を用いて工程順に説明する。
【００９７】まず、図４０に示すように、前記実施の形
態１と同様の方法で基板１の主面に素子分離溝４、ｐ型
ウエル８、ゲート絶縁膜１０を形成した後、図４１およ
び図４２に示すように、基板１上にＣＶＤ法で膜厚７０
ｎｍ〜１００ｎｍ程度の多結晶シリコン膜７１を堆積す
る。多結晶シリコン膜７１には、その堆積工程中にｎ型
不純物、例えばリン（Ｐ）をドープする。あるいは、ノ
ンドープの多結晶シリコン膜を堆積した後にイオン注入
法でｎ型不純物をドープしてもよい。多結晶シリコン膜
７１は、メモリセルを構成するＭＩＳＦＥＴのフローテ
ィングゲート電極として使用される。
【００９８】次に、図４３および図４４に示すように、
フォトレジスト膜（図示せず）をマスクにして多結晶シ
リコン膜７１をドライエッチングすることにより、アク
ティブ領域の上部に、その延在方向に沿って延在する長
い帯状の平面パターンを有する多結晶シリコン膜７１を
形成する。
【００９９】次に、図４５および図４６に示すように、
多結晶シリコン膜７１が形成された基板１上に酸化シリ
コン膜、窒化シリコン膜および酸化シリコン膜からなる
ＯＮＯ膜７２を形成する。ＯＮＯ膜７２は、メモリセル
を構成するＭＩＳＦＥＴの第２ゲート絶縁膜として使用
され、例えば基板１上にＣＶＤ法で膜厚５ｎｍの酸化シ
リコン膜、膜厚７ｎｍの窒化シリコン膜および膜厚４ｎ
ｍの酸化シリコン膜を順次堆積することによって形成す
る。
【０１００】次に、図４７および図４８に示すように、
ＯＮＯ膜６７の上部にＰ（リン）をドープしたｎ型多結
晶シリコン膜７３、ＷＮX膜７４、Ｗ膜７５および窒化
シリコン膜７６を順次堆積する。多結晶シリコン膜７
３、ＷＮX膜７４およびＷ膜７５は、メモリセルを構成
するＭＩＳＦＥＴのコントロールゲート電極（ワード線
ＷＬ）として使用される。また、窒化シリコン膜７６
は、コントロールゲート電極の上部を保護する絶縁膜と
して使用される。多結晶シリコン膜７３は、Ｇｅ（ゲル
マニウム）を最大で５０％前後含んだシリコン膜で構成
することもできる。
【０１０１】窒化シリコン膜７６は、前記実施の形態１
のＣＶＤ装置１００または前記実施の形態２のＣＶＤ装
置２００を使用して堆積する。これにより、成膜直後の
膜中に含まれるの水素の濃度を２×１０21atoms/cm3以
下、好ましくは１×１０21atoms/cm3以下、より好まし
くは０．５×１０21atoms/cm3以下とすることができ。
【０１０２】次に、図４９に示すように、フォトレジス
ト膜（図示せず）をマスクにして窒化シリコン膜７６、
Ｗ膜７５、ＷＮX膜７４、多結晶シリコン膜７３、ＯＮ
Ｏ膜７２および多結晶シリコン膜７１を順次ドライエッ
チングすることにより、多結晶シリコン７１からなるフ
ローティングゲート電極７１ｆと、Ｗ膜７５、ＷＮX膜
７４および多結晶シリコン膜７３からなるポリメタル構
造のコントロールゲート電極７７ｃ（ワード線ＷＬ）を
形成する。
【０１０３】次に、図５０に示すように、ＭＩＳＦＥＴ
のソースおよびドレインを構成するｎ型半導体領域７０
を形成する。ｎ型半導体領域７０は、ｐ型ウエル３にｎ
型不純物（例えばヒ素（Ａｓ））をイオン注入した後、
基板１を約９００℃で熱処理し、上記ｎ型不純物をｐ型
ウエル３内に拡散させることによって形成する。
【０１０４】次に、基板１の表面を洗浄した後、図５１
に示すように、基板１上に窒化シリコン膜７９を堆積す
る。窒化シリコン膜７９は、前記実施の形態１のＣＶＤ
装置１００または前記実施の形態２のＣＶＤ装置２００
を使用して堆積する。これにより、成膜直後の膜中に含
まれるの水素の濃度を２×１０21atoms/cm3以下、好ま
しくは１×１０21atoms/cm3以下、より好ましくは０．
５×１０21atoms/cm3以下とすることができる。
【０１０５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０６】一般に、ＤＲＡＭやフラッシュメモリなど
のメモリＬＳＩは、一つのチップ内にメモリマットと周
辺回路とを含んでいる。このうち、メモリマットは、記
憶容量の大規模化を実現するために、メモリセルを構成
するＭＩＳＦＥＴ同士が極めて密に配置されるが、周辺
回路はメモリマットに比べてＭＩＳＦＥＴ同士が疎に配
置される。そのため、ウエハ上にＭＩＳＦＥＴのゲート
電極を形成した場合、ウエハ上に区画された複数のチッ
プ領域のそれぞれには、ゲート電極のパターン密度が疎
な領域（周辺回路）と密な領域（メモリマット）とが生
じる結果、ゲート電極を覆う窒化シリコン膜の膜厚が周
辺回路とメモリマットで異なる現象が発生する。
【０１０７】上記のような問題（膜厚の不均一）が生じ
ると、窒化シリコン膜をドライエッチングすることによ
って、メモリマットのゲート電極の側壁および周辺回路
のゲート電極の側壁にサイドウォールスペーサを形成し
たり、ゲート電極や素子分離領域に対して自己整合でコ
ンタクトホールを形成したりする際、周辺回路に堆積さ
れた厚い窒化シリコン膜を完全にエッチングした場合、
メモリマットに堆積された薄い窒化シリコン膜だけでな
く、その下地（ゲート酸化膜や基板）の表面までもが削
られてしまうため、メモリセルを構成するＭＩＳＦＥＴ
の特性が劣化してしまう。
【０１０８】前記実施の形態１のＣＶＤ装置１００また
は実施の形態２のＣＶＤ装置２００は、あらかじめチャ
ンバの外部でソースガスをほぼ完全に分解してからウエ
ハの表面に供給するので、ゲート電極のパターン密度が
疎な領域と密な領域とが存在する場合でも、ゲート電極
パターンの疎密に依存しない均一な膜厚の窒化シリコン
膜を形成することができる。
【０１０９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１０】本願発明の一態様によれば、トランジスタ
に熱負荷を与えることなく、水素含有量の少ない窒化シ
リコン膜を形成することができるので、デバイスのＮＢ
ＴＩ寿命を向上させることができる。
【０１１１】本願発明の他の態様によれば、トランジス
タにプラズマダメージを与えることなく、水素含有量の
少ない窒化シリコン膜を形成することができるので、デ
バイスのＮＢＴＩ寿命を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図２】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図４】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図５】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部平面図で
ある。
【図６】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図７】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図８】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図９】本発明の一実施形態であるＤＲＡＭ−ロジック
混載ＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図１０】本発明の一実施形態で使用するＣＶＤ装置の
主要部を示す概略図である。
【図１１】市販の減圧ＣＶＤ装置を使って堆積した窒化
シリコン膜中における水素の脱離挙動を、昇温脱離法
(ＴＤＳ)を使って評価した結果を示すグラフである。
【図１２】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図１３】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部平面図
である。
【図１４】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図１５】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図１６】ゲート電極の上部と側壁とを覆う窒化シリコ
ン膜中のＳｉ−Ｈ結合濃度とＮＢＴＩ寿命との関係を評
価した結果を示すグラフである。
【図１７】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図１８】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図１９】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２０】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部平面図
である。
【図２１】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２２】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２３】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部平面図
である。
【図２４】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２５】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部平面図
である。
【図２６】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２７】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部平面図
である。
【図２８】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図２９】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図３０】本発明の一実施形態であるＤＲＡＭ−ロジッ
ク混載ＬＳＩの製造方法を示す半導体基板の要部断面図
である。
【図３１】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３２】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３３】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３４】本発明の他の実施形態で使用するＣＶＤ装置
の主要部を示す概略図である。
【図３５】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３６】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３７】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３８】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図３９】本発明の他の実施形態であるＣＭＯＳ−ロジ
ックＬＳＩの製造方法を示す半導体基板の要部断面図で
ある。
【図４０】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の他の実施形態であるフラッシュメモ
リの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（ウエハ） ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ５ 酸化シリコン膜 ７ 酸化シリコン膜 ８ ｐ型ウエル ９ ｎ型ウエル １０ ゲート絶縁膜 １１ 多結晶シリコン膜 １１ａ〜１１ｅ ゲート電極 １２ ＷＮX膜 １３ Ｗ膜 １４ 窒化シリコン膜 １５ ｎ-型半導体領域 １６ ｐ-型半導体領域 １７ 窒化シリコン膜 １７ｓ サイドウォールスペーサ（側壁絶縁膜） １８ ｎ+型半導体領域（ソース、ドレイン） １９ ｐ+型半導体領域（ソース、ドレイン） ２０ 層間絶縁膜 ２１、２２ コンタクトホール ２３ プラグ ２４ 酸化シリコン膜 ２５、２６ コンタクトホール ２７ スルーホール ２８ プラグ ２９ 窒化シリコン膜 ３０〜３３ 配線 ３５ 酸化シリコン膜 ３６ スルーホール ３７ プラグ ３８ 窒化シリコン膜 ３９ 酸化シリコン膜 ４０ 溝 ４１ 下部電極 ４２ 容量絶縁膜 ４３ 上部電極 ４５ Ｃｏシリサイド層 ４６ 窒化シリコン膜 ４７ 酸化シリコン膜 ４８〜５１ コンタクトホール ５２〜５５ 配線 ６０、６１ フォトレジスト膜 ７１ 多結晶シリコン膜 ７１ｆ フローティングゲート電極 ７２ ＯＮＯ膜 ７３ 多結晶シリコン膜 ７４ ＷＮX膜 ７５ Ｗ膜 ７６ 窒化シリコン膜 ７７ｃ コントロールゲート電極 ７８ ｎ型半導体領域（ソース、ドレイン） ７９ 窒化シリコン膜 １００ ＣＶＤ装置 １０１ チャンバ １０２ ステージ １０３ ホットウォール炉 １０４ ヒータ １０５、１０６ 配管 ２００ ＣＶＤ装置 ２０１ チャンバ ２０２ リモートプラズマ部 ２０３ ステージ ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 27/08 ３２１Ｋ 27/108 29/78 ３７１ 27/115 27/10 ４３４ 29/788 27/08 ３２１Ｄ 29/792 (72)発明者 石井 雪乃 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 神保 智子 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AB01 AB03 AC03 BB06 BB07 BB08 BE03 BF06 BG13 DA27 5F083 AD31 AD48 AD49 AD62 EP02 EP23 EP55 ER22 JA04 JA06 JA14 JA15 JA17 JA32 JA36 JA39 JA40 MA03 MA06 MA17 MA19 MA20 NA01 PR06 PR21 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA05 ZA06 ZA12 5F101 BA07 BA29 BA33 BA36 BB05 BD35 BD36 BH02 BH05 5F140 AA06 AB03 AC32 AC33 BA01 BD01 BD02 BD05 BD07 BD09 BD10 BE07 BE10 BE15 BF04 BF20 BF21 BF27 BG14 BG22 BG28 BG30 BG32 BG52 BG53 BH15 BJ01 BJ04 BJ11 BJ17 BJ20 BJ27 BK02 BK13 BK27 BK29 BK30 CB04 CC03 CC12 CC14 CC16 CE07

Claims (46)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に形成されたＭＩＳ
    ＦＥＴと、前記ＭＩＳＦＥＴのゲート電極の少なくとも
    一部を覆う、第１窒化シリコン膜を主成分とする第１絶
    縁膜を有し、前記第１窒化シリコン膜に含まれる水素の
    濃度が２×１０21atoms/cm3以下であることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 前記第１窒化シリコン膜に含まれる水素
    の濃度が１×１０21atoms/cm3以下であることを特徴と
    する請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記第１窒化シリコン膜に含まれる水素
    の濃度が０．５×１０21atoms/cm3以下であることを特
    徴とする請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記水素は、前記第１窒化シリコン膜に
    含まれるＳｉ−Ｈ結合の解離によって生じたものである
    ことを特徴とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記第１窒化シリコン膜は、シラン系ガ
    スと、アンモニアまたは窒素ガスとを含むソースガスを
    用いたＣＶＤ法によって堆積されたものであることを特
    徴とする請求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記シラン系ガスは、モノシラン（Ｓｉ
    Ｈ4）またはジクロルシラン（ＳｉＨ2Ｃｌ2）であるこ
    とを特徴とする請求項５記載の半導体集積回路装置。
  7. 【請求項７】 前記第１窒化シリコン膜は、前記ゲート
    電極の上面を覆うキャップ絶縁膜、または前記ゲート電
    極に対して自己整合的にコンタクトホールを形成する際
    に使用されるエッチングストッパ膜であることを特徴と
    する請求項１記載の半導体集積回路装置。
  8. 【請求項８】 前記第１窒化シリコン膜は、前記ゲート
    電極の側壁を覆う側壁絶縁膜であることを特徴とする請
    求項１記載の半導体集積回路装置。
  9. 【請求項９】 前記ＭＩＳＦＥＴが形成された前記半導
    体基板の主面の最上層に、第２窒化シリコン膜を主成分
    とする第２絶縁膜をさらに有し、前記第２窒化シリコン
    膜に含まれる水素の濃度が２×１０21atoms/cm3よりも
    高いことを特徴とする請求項１記載の半導体集積回路装
    置。
  10. 【請求項１０】 前記第２窒化シリコン膜は、シラン系
    ガスと、アンモニアまたは窒素ガスとを含むソースガス
    を用いたプラズマＣＶＤ法によって堆積されたものであ
    ることを特徴とする請求項９記載の半導体集積回路装
    置。
  11. 【請求項１１】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）分子中にシリコンを有する第１のガ
    スと、分子中に窒素を有する第２のガスとを含んだソー
    スガスを加熱処理部に導入し、前記ソースガスを前記第
    １および第２のガスの熱分解温度以上の温度で加熱処理
    する工程、（ｂ）前記加熱処理部で生成した前記第１お
    よび第２のガスの分解生成物を含んだガスを成膜処理部
    に供給し、前記ソースガスの熱分解温度よりも低い温度
    に保たれた半導体ウエハの主面上に、窒化シリコン膜を
    主成分とする第１絶縁膜を堆積する工程。
  12. 【請求項１２】 前記窒化シリコン膜に含まれる水素の
    濃度は、２×１０21atoms/cm3以下であることを特徴と
    する請求項１１記載の半導体集積回路装置の製造方法。
  13. 【請求項１３】 前記窒化シリコン膜に含まれる水素の
    濃度は、１×１０21atoms/cm3以下であることを特徴と
    する請求項１２記載の半導体集積回路装置の製造方法。
  14. 【請求項１４】 前記窒化シリコン膜に含まれる水素の
    濃度は、０．５×１０21atoms/cm3以下であることを特
    徴とする請求項１３記載の半導体集積回路装置の製造方
    法。
  15. 【請求項１５】 前記成膜処理部は、前記半導体ウエハ
    を、前記成膜処理部の内壁よりも高温に加熱するコール
    ドウォール構造を備えていることを特徴とする請求項１
    １記載の半導体集積回路装置の製造方法。
  16. 【請求項１６】 前記成膜処理部は、前記半導体ウエハ
    を枚葉方式で処理する枚葉処理構造を備えていることを
    特徴とする請求項１１記載の半導体集積回路装置の製造
    方法。
  17. 【請求項１７】 前記第１のガスは、モノシラン（Ｓｉ
    Ｈ4）またはジクロルシラン（ＳｉＨ2Ｃｌ2）を含み、
    前記第２のガスは、アンモニア（ＮＨ3）または窒素を
    含むことを特徴とする請求項１１記載の半導体集積回路
    装置の製造方法。
  18. 【請求項１８】 前記第１および第２のガスは、分子中
    に水素を含まないことを特徴とする請求項１１記載の半
    導体集積回路装置の製造方法。
  19. 【請求項１９】 前記加熱処理部内で前記ソースガスを
    加熱処理する温度は、６００℃以上であることを特徴と
    する請求項１１記載の半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記加熱処理部内で前記ソースガスを
    加熱処理する温度は、７００℃以上であることを特徴と
    する請求項１９記載の半導体集積回路装置の製造方法。
  21. 【請求項２１】 前記加熱処理部内で前記ソースガスを
    加熱処理する温度は、８００℃以上であることを特徴と
    する請求項１９記載の半導体集積回路装置の製造方法。
  22. 【請求項２２】 前記第１絶縁膜を堆積する際のウエハ
    温度は、７５０℃以下であることを特徴とする請求項２
    １記載の半導体集積回路装置の製造方法。
  23. 【請求項２３】 前記第１絶縁膜を堆積する際のウエハ
    温度は、４００℃以上であることを特徴とする請求項２
    ２記載の半導体集積回路装置の製造方法。
  24. 【請求項２４】 前記成膜処理部に供給される前記ガス
    の圧力は、０．０１３ｋＰａ以上、９８．８ｋＰａ以下
    の範囲であることを特徴とする請求項１１記載の半導体
    集積回路装置の製造方法。
  25. 【請求項２５】 前記成膜処理部に供給される前記ガス
    の圧力は、約４５．５ｋＰａであることを特徴とする請
    求項２４記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）分子中にシリコンを有する第１のガ
    スと、分子中に窒素を有する第２のガスとを含んだソー
    スガスをプラズマ処理部に導入し、前記ソースガスをプ
    ラズマ処理する工程、（ｂ）前記プラズマ処理部で生成
    した前記第１および第２のガスの分解生成物を含んだガ
    スを成膜処理部に供給し、半導体ウエハの主面上に第１
    窒化シリコン膜を主成分とする第１絶縁膜を堆積する工
    程。
  27. 【請求項２７】 前記第１窒化シリコン膜に含まれる水
    素の濃度は、２×１０21atoms/cm3以下であることを特
    徴とする請求項２６記載の半導体集積回路装置の製造方
    法。
  28. 【請求項２８】 前記第１窒化シリコン膜に含まれる水
    素の濃度は、１×１０21atoms/cm3以下であることを特
    徴とする請求項２７記載の半導体集積回路装置の製造方
    法。
  29. 【請求項２９】 前記第１窒化シリコン膜に含まれる水
    素の濃度は、０．５×１０21atoms/cm3以下であること
    を特徴とする請求項２８記載の半導体集積回路装置の製
    造方法。
  30. 【請求項３０】 前記成膜処理部は、前記半導体ウエハ
    を、前記成膜処理部の内壁よりも高温に加熱するコール
    ドウォール構造を備えていることを特徴とする請求項２
    ６記載の半導体集積回路装置の製造方法。
  31. 【請求項３１】 前記第１のガスは、モノシラン（Ｓｉ
    Ｈ4）またはジクロルシラン（ＳｉＨ2Ｃｌ2）を含み、
    前記第２のガスは、アンモニア（ＮＨ3）または窒素を
    含むことを特徴とする請求項２６記載の半導体集積回路
    装置の製造方法。
  32. 【請求項３２】 前記第１および第２のガスは、分子中
    に水素を含まないことを特徴とする請求項２６記載の半
    導体集積回路装置の製造方法。
  33. 【請求項３３】 前記第１絶縁膜を堆積する際のウエハ
    温度は、７５０℃以下であることを特徴とする請求項２
    ６記載の半導体集積回路装置の製造方法。
  34. 【請求項３４】 前記第１絶縁膜を堆積する際のウエハ
    温度は、４００℃以上であることを特徴とする請求項３
    ３記載の半導体集積回路装置の製造方法。
  35. 【請求項３５】 前記成膜処理部に供給される前記ガス
    の圧力は、０．０１３ｋＰａ以上、１．３ｋＰａ以下の
    範囲であることを特徴とする請求項２６記載の半導体集
    積回路装置の製造方法。
  36. 【請求項３６】 前記成膜処理部に供給される前記ガス
    の圧力は、約０．２ｋＰａであることを特徴とする請求
    項３５記載の半導体集積回路装置の製造方法。
  37. 【請求項３７】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）半導体ウエハの主面上に第１導電膜
    を形成する工程、（ｂ）分子中にシリコンを有する第１
    のガスと、分子中に窒素を有する第２のガスとを含んだ
    ソースガスをＣＶＤ装置の加熱処理部に導入し、前記ソ
    ースガスを前記第１および第２のガスの熱分解温度以上
    の温度で加熱処理する工程、（ｃ）前記加熱処理部で生
    成した前記第１および第２のガスの分解生成物を含んだ
    ガスを前記ＣＶＤ装置の成膜処理部に供給し、前記ソー
    スガスの熱分解温度よりも低温に保たれた前記半導体ウ
    エハの前記第１導電膜上に、窒化シリコン膜を主成分と
    する第１絶縁膜を堆積する工程、（ｄ）前記第１絶縁膜
    および前記第１導電膜をパターニングすることによっ
    て、前記第１導電膜からなり、その上面が前記第１絶縁
    膜で覆われたゲート電極を形成する工程。
  38. 【請求項３８】 前記窒化シリコン膜に含まれる水素の
    濃度は、２×１０21atoms/cm3以下であることを特徴と
    する請求項３７記載の半導体集積回路装置の製造方法。
  39. 【請求項３９】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）半導体ウエハの主面上に第１導電膜
    を形成する工程、（ｂ）分子中にシリコンを有する第１
    のガスと、分子中に窒素を有する第２のガスとを含んだ
    ソースガスをＣＶＤ装置のプラズマ処理部に導入し、前
    記ソースガスをプラズマ処理する工程、（ｃ）前記プラ
    ズマ処理部で生成した前記第１および第２のガスの分解
    生成物を含んだガスを前記ＣＶＤ装置の成膜処理部に供
    給し、前記半導体ウエハの前記第１導電膜上に、窒化シ
    リコン膜を主成分とする第１絶縁膜を堆積する工程、
    （ｄ）前記第１絶縁膜および前記第１導電膜をパターニ
    ングすることによって、前記第１導電膜からなり、その
    上面が前記第１絶縁膜で覆われたゲート電極を形成する
    工程。
  40. 【請求項４０】 前記窒化シリコン膜に含まれる水素の
    濃度は、２×１０21atoms/cm3以下であることを特徴と
    する請求項３９記載の半導体集積回路装置の製造方法。
  41. 【請求項４１】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）半導体ウエハの主面上に複数のゲー
    ト電極を形成する工程、（ｂ）分子中にシリコンを有す
    る第１のガスと、分子中に窒素を有する第２のガスとを
    含んだソースガスをＣＶＤ装置の加熱処理部に導入し、
    前記ソースガスを前記第１および第２のガスの熱分解温
    度以上の温度で加熱処理する工程、（ｃ）前記加熱処理
    部で生成した前記第１および第２のガスの分解生成物を
    含んだガスを前記ＣＶＤ装置の成膜処理部に供給し、前
    記ソースガスの熱分解温度よりも低温に保たれた前記半
    導体ウエハ上に窒化シリコン膜を主成分とする第１絶縁
    膜を堆積することにより、前記複数のゲート電極の上面
    および側壁を前記第１絶縁膜で覆う工程。
  42. 【請求項４２】 前記窒化シリコン膜に含まれる水素の
    濃度は、２×１０21atoms/cm3以下であることを特徴と
    する請求項４１記載の半導体集積回路装置の製造方法。
  43. 【請求項４３】 前記複数のゲート電極の一部は、ホウ
    素がドープされた多結晶シリコン膜を含むことを特徴と
    する請求項４１記載の半導体集積回路装置の製造方法。
  44. 【請求項４４】 以下の工程を含む半導体集積回路装置
    の製造方法：（ａ）半導体ウエハの主面上に複数のゲー
    ト電極を形成する工程、（ｂ）分子中にシリコンを有す
    る第１のガスと、分子中に窒素を有する第２のガスとを
    含んだソースガスをＣＶＤ装置のプラズマ処理部に導入
    し、前記ソースガスをプラズマ処理する工程、（ｃ）前
    記プラズマ処理部で生成した前記第１および第２のガス
    の分解生成物を含んだガスを前記ＣＶＤ装置の成膜処理
    部に供給し、前記半導体ウエハ上に窒化シリコン膜を主
    成分とする第１絶縁膜を堆積することにより、前記複数
    のゲート電極の上面および側壁を前記第１絶縁膜で覆う
    工程。
  45. 【請求項４５】 前記窒化シリコン膜に含まれる水素の
    濃度は、２×１０21atoms/cm3以下であることを特徴と
    する請求項４４記載の半導体集積回路装置の製造方法。
  46. 【請求項４６】 前記成膜処理部は、前記半導体ウエハ
    を、前記成膜処理部の内壁よりも高温に加熱するコール
    ドウォール構造を備えていることを特徴とする請求項４
    ４記載の半導体集積回路装置の製造方法。
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