JP3436263B2 - 共形ＨリッチＳｉ３Ｎ４層の形成方法 - Google Patents

共形ＨリッチＳｉ３Ｎ４層の形成方法

Info

Publication number
JP3436263B2
JP3436263B2 JP2001223877A JP2001223877A JP3436263B2 JP 3436263 B2 JP3436263 B2 JP 3436263B2 JP 2001223877 A JP2001223877 A JP 2001223877A JP 2001223877 A JP2001223877 A JP 2001223877A JP 3436263 B2 JP3436263 B2 JP 3436263B2
Authority
JP
Japan
Prior art keywords
layer
depositing
precursor
conformal
rich
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001223877A
Other languages
English (en)
Other versions
JP2002110673A (ja
Inventor
クリストフ・バルサン
コリンヌ・ビューシェ
パトリック・ラファン
ステァーヌ・ティオリエール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2002110673A publication Critical patent/JP2002110673A/ja
Application granted granted Critical
Publication of JP3436263B2 publication Critical patent/JP3436263B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）の製造に関し、詳細には、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法に関する。このような層は、エンベデッド・ダイナ
ミック・ランダム・アクセス・メモリ（ＥＤＲＡＭ）お
よびシンクロナス・ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）シリコン・チップのデバイス接
合リークを低減させるための接合表面準位パッシベーシ
ョンに適する。
【０００２】（同時係属特許出願） 「A multideposition sub-atmospheric chemical vapor
deposition (SACVD) reactor」、出願第００４８００
６９．４号、２０００年７月２５日出願、継続中。
【０００３】
【従来の技術】窒化シリコン（Ｓｉ3Ｎ4）層の付着は、
ボーダレス（ドープト）・ポリシリコン・コンタクトの
製造プロセスにおいて、ＥＤＲＡＭ／ＳＤＲＡＭシリコ
ン・チップの全体的な信頼性を害する電気故障（短絡、
オープン、または接合リーク）を防ぐために欠くことの
できない段階である。Ｓｉ3Ｎ4層は、絶縁ゲート電界効
果トランジスタ（ＩＧＦＥＴ）の拡散（ソース／ドレイ
ン）領域と接触したドープト・ポリシリコン・プラグか
らゲート導体を分離するバリア、ならびにエッチ・スト
ップとして機能する絶縁スペーサを生み出す目的に広く
使用されている。
【０００４】半導体集積回路の製造、具体的にはＥＤＲ
ＡＭ／ＳＤＲＡＭシリコン・チップでは、１つの転送Ｉ
ＧＦＥＴと１つのストレージ・キャパシタが関連づけら
れて、ワン・デバイス・メモリ・セルが形成される。ア
レイ領域のそれぞれのＩＧＦＥＴでは、ソースが、ビッ
ト線の一部を構成するドープト・ポリシリコン（または
金属）コンタクトに接続され、ドレインが、ストレージ
・キャパシタの一方の電極（ノード）に接続され、ゲー
ト導体が、（ビット線に対して直角に走る）ワード線を
形成する。拡散領域に対して作られたポリシリコン・コ
ンタクトとゲート導体とが電気的に短絡しないようにす
ることが最も重要である。実際、完全で信頼性の高い分
離は、ＩＧＦＥＴの完全性、したがってメモリ・セルの
動作にとって必要不可欠である。ゲート導体は一般に、
ドープト・ポリシリコン／金属ケイ化物複合構造から成
る（好ましい金属はタングステンであり、そのため金属
ケイ化物はＷＳｉxのような組成を有する）。この完全
なる分離は、ゲート導体の上の保護キャップとゲート導
体（ＧＣ）側壁の絶縁スペーサとを形成する連続した誘
電材料によって達成される。この誘電材料は通常、Ｓｉ
3Ｎ4である。
【０００５】ＥＤＲＡＭ／ＳＤＲＡＭシリコン・チップ
の最新世代では、スケーリング低減の影響により、ドラ
イ・エッチング・プロセスのウィンドウがコンスタント
に狭まり、その結果、拡散領域を露出させるコンタクト
・ホールの形成中にゲート導体の側壁が露出するという
深刻な危険が生じた。その結果、コンタクト・ホールに
導電材料を充てんして拡散領域とのコンタクトを形成す
るときにゲート導体間に電気故障が生じる深刻な危険が
生じる。この問題を解決し、当業界の信頼性仕様を満た
すため、最近になって「ボーダレス（borderless）」と
呼ばれる新しいコンタクト・ホール構造、およびこれを
効率的に製造するプロセスが開発された。
【０００６】ボーダレス・ポリシリコン・コンタクトの
製造は今日、先進のＥＤＲＡＭ／ＳＤＲＡＭシリコン・
チップおよび後続世代のチップ（２５６Ｍｂｉｔ以上）
の絶対要件のようになっている。具体的には、これには
２層のＳｉ3Ｎ4層の付着を要する。１層は、絶縁スペー
サの形成に使用され、もう１層は後に、ボーダレス・コ
ンタクト・ホール形成中のバリアおよびエッチ・ストッ
プとして使用される。このプロセス段階は、少なくとも
２つの理由から大きな課題を有する。第１に、「オープ
ン」を回避して拡散領域との可能な最も低い電気抵抗を
保証し、かつ拡散領域とゲート導体との間の「短絡」を
回避しなければならない。第２には、接合リークの危険
を防止しなければならない。このような電気故障は、Ｅ
ＤＲＡＭ／ＳＤＲＡＭシリコン・チップの機能を害す
る。さらに、ボーダレス・ポリシリコン・コンタクトが
単純でかつ手頃なコストのプロセスによって製造される
と非常に望ましい。
【０００７】以下に、従来のボーダレス・ポリシリコン
・コンタクト（ＣＢ）製造プロセスを図１および図２〜
７に関して説明する。全ての処理段階はいわゆるＭＥＯ
Ｌモジュールにおいて実施される（ＭＥＯＬはMiddle E
nd of the Manufacturing Lineの略である）。図面に示
した諸層の尺度は必ずしも一定でないことを指摘してお
く。
【０００８】図１に初期構造１０を概略的に示す。この
構造は基本的に、厚さ４．５ｎｍの酸化シリコン（Ｓｉ
Ｏ2）ゲート層１２で覆われたＰ型にドープしたシリコ
ン基板１１から成る。基板１１のアレイ領域には、それ
ぞれのトレンチの中に２つのストレージ・キャパシタが
示されている。ＳｉＯ2ゲート層１２上には導電／絶縁
複合膜が形成されている。この導電／絶縁複合膜は例え
ば、リンをドープした厚さ８０ｎｍの下部ポリシリコン
層１３、厚さ７０ｎｍのケイ化タングステン（ＷＳ
ｉx）層１４、および厚さ１８０ｎｍのＳｉ3Ｎ4キャッ
プ層１５から成る。これらの３つの層を従来のドライ・
エッチング・プロセスを使用してパターニングすること
によってゲート導線１６が形成され、そのためそれぞれ
のゲート導線１６は、該ゲート導体の上方にＳｉ3Ｎ4キ
ャップ１５を含む。ゲート導体１３／１４の側壁を不活
性化して、後段の高温段階での望ましくない酸化を防ぐ
ために、最後に厚さ１４ｎｍの酸化層１７が標準の熱酸
化によって形成される。図１から明らかなように、「ア
レイ」領域（ネスト領域）のゲート導線１６の密度は、
「サポート」領域（分離領域）のそれよりも大きい。
【０００９】さらに図１を参照すると、２つの拡散領域
１８'および１８"（一般に１８）がそれぞれ、サポート
領域およびアレイ領域に示されている。これらは、フロ
ント・エンド・オブ・ライン（ＦＥＯＬ）モジュール中
でのイオン注入（領域１８'に対してはヒ素またはホウ
素原子、領域１８"に対してはリン原子）によって以前
に形成されたものである。
【００１０】次に図２を参照する。従来のボーダレス・
ポリシリコン・コンタクト製造プロセスは、パターニン
グされた構造１０の上面にＬＰＣＶＤによって厚さ約３
０ｎｍのＳｉ3Ｎ4層１９を共形に付着させて絶縁スペー
サを形成することから開始される。Ｓｉ3Ｎ4材料層１９
は例えば、東京エレクトロン社（ＴＥＬ）（東京、日
本）製のツールであるＴＥＬ Ｆａｓｔ Ｔｈｅｒｍａ
ｌ Ｒａｍｐ中で、ＮＨ 3／ＳｉＨ2Ｃｌ2（ジクロロシ
ラン：略してＤＣＳ）ケミストリ（ｃｈｅｍｉｓｔｒ
ｙ：化学作用）および下に挙げるプロセス・パラメータ
を使用して付着させることができる。 圧力： １５０ｍＴｏｒｒ 温度： ７８０℃ ＮＨ3流量： ２５０ｓｃｃｍ ＤＣＳ流量： ５０ｓｃｃｍ 所要時間： １６分 ウェハ間隔： 約０．５ｃｍ（０．２インチ）
【００１１】目標は、製品ウェハのサポート領域で測定
したときにゲート導線１６の上面と側壁の両方で厚さ約
３０ｎｍを達成することにある。
【００１２】Ｓｉ3Ｎ4材料の付着後、異方性ドライ・エ
ッチング段階を実施してＳｉ3Ｎ4層１９をパターニング
し、ＧＣ線１６の側壁に絶縁スペーサを形成させる。こ
のエッチング段階は、コンタクト・ホールの底でＳｉＯ
2ゲート層１２の上面が露出したら直ちに停止する。こ
の段階は例えば、米カリフォルニア州サンタクララ（Sa
nta Clara）のアプライド・マテリアルズ社（Applied M
aterials Inc.）から市販されているツールであるＡＭ
Ｅ５２００リアクタのＭｘＰ＋チャンバ中で、ＣＨＦ3
／Ｏ2／ＣＯ2ケミストリを使用して、例えば以下の操作
条件で実施することができる。 圧力： ５０ｍＴｏｒｒ 電力： １００Ｗ 温度（壁／カソード）： １５／１５℃ Ｈｅ冷却： ２６Ｔｏｒｒ ＣＨＦ3流量： ２８ｓｃｃｍ Ｏ2流量： ６ｓｃｃｍ ＣＯ2流量： ７５ｓｃｃｍ Ａｒ流量： ５０ｓｃｃｍ 所要時間： ７５秒
【００１３】生成されたＳｉ3Ｎ4スペーサ１９を図３に
示す。ＣＢ形成プロセスのこの段階で、ウェハを、楕円
偏光計を使用した膜厚測定にかける。このような測定
は、残ったＳｉ3Ｎ4キャップ１５およびＳｉＯ2ゲート
層１２の厚さおよび均一性を評価するのに必要である。
次に、製品ウェハに対して標準のＦＭ（Foreign Materi
al：異材）検査を実施する。最後に、大日本スクリーン
（京都、日本）製のツールであるＤＮＳウェット・ベン
チ中で、従来の湿式プロセス（超音波を組み合せた脱イ
オン水洗浄）を使用した洗浄段階を実施する。
【００１４】次にＳｉ3Ｎ4スペーサ１９を使用して、グ
ラウンドルール０．１７５μｍ以上の先進のＥＤＲＡＭ
／ＳＤＲＡＭシリコン・チップの製造で接合プロファイ
ルを滑らかにするのに必要な別の注入領域を自動的に画
定する。そのため、米カリフォルニア州サンタクララの
アプライド・マテリアルズ社製のツールであるＰＩ９５
００インプランタ中で浅いホウ素注入を実施する。この
段階に続いて、米カリフォルニア州パロアルト（Palo A
lto）のバリアン（VARIAN）社製のツールであるＥＸＴ
ＲＩＯＮインプランタ中でハロゲン化リン注入を実施し
て、サポート領域内にＰ型のＩＧＦＥＴのソース領域お
よびドレイン領域を作成する。ドーパントの均質性を高
めるために、例えば米カリフォルニア州サンホゼ（San
Jose）のＳＴＥＡＧ社製のＡＧツール中でＲＴＡアニー
ルを実施する。次に、前述のＰＩ９５００インプランタ
中でリン原子の浅い注入を実施して、アレイ領域内にＮ
型のＩＧＦＥＴのソース領域およびドレイン領域を形成
する。これらの注入領域２０'および２０"（一般に２
０）を図３に示すようにサポート領域およびアレイ領域
にそれぞれ製造すると、グラウンドルール０．２μｍの
標準ＥＤＲＡＭ／ＳＤＲＡＭシリコン・チップの従来の
ＣＢ形成プロセスに複雑さが加わる。
【００１５】Ｓｉ3Ｎ4スペーサ１９および注入領域２０
を形成した後、米ペンシルベニア州ウェストチェスター
（West Chester）のコンティヌアス・フロー・マシーン
社（Continuous Flow Machine Inc,）製のツールである
ＣＦＭウェット・ベンチ中でのホワンの溶液（Huang so
lution）を使用した２段階プロセスでウェハを洗浄す
る。以下の操作条件が適当である。 ＳＣ１： Ｈ2Ｏ／ＮＨ4ＯＨ／Ｈ2Ｏ2： ８０：１．
３：３．１（体積比）時間：２分 Ｈ2Ｏ流量（すすぎ）： 約１１リットル（３ガロン）
／分 時間：１分 ＳＣ２： Ｈ2Ｏ／ＨＣｌ／Ｈ2Ｏ2： ８０：２．２：
３．１（体積比） 時間：２分 Ｈ2Ｏ流量（すすぎ）： 約１１リットル（３ガロン）
／分 時間：１分 温度： ３５℃
【００１６】この洗浄段階に続いて、別のＳｉ3Ｎ4層を
共形に付着させて構造１０の上面を覆う。この層は、後
の処理段階における拡散バリアとエッチ・ストップの２
つの役割を有する。このＳｉ3Ｎ4バリア層は、プラズマ
強化化学蒸着（ＰＥＣＶＤ）または低圧化学蒸着（ＬＰ
ＣＶＤ）によって付着させることができる。
【００１７】ＰＥＣＶＤ技法を使用する場合、付着は一
般に、アプライド・マテリアルズ社製のＡＭＥ５０００
リアクタ中で、ＳｉＨ4／ＮＨ3ケミストリを使用して、
以下に挙げたプロセス・パラメータにしたがって実施さ
れる。 圧力： ５．７５Ｔｏｒｒ 温度： ４８０℃ ＲＦ電力： ３４０ワット ＮＨ3流量： ０．０１５リットル／分 ＳｉＨ4流量： ０．０６０リットル／分 Ｎ2流量： ４リットル／分 付着速度： ２００ｎｍ／分
【００１８】アレイ領域（ターゲット）のＧＣ線１６間
での厚さを少なくとも５ｎｍとするためには、構造１０
の上面に、製品ウェハで測定して厚さ２５ｎｍのＳｉ3
Ｎ4層を付着させる必要がある（これに対して実際に必
要な厚さは１５ｎｍである）。実際、このＰＥＣＶＤプ
ロセスは、パターン・ファクタの影響に非常に敏感であ
るため、非常に非共形の付着を与える。この５ｎｍとい
う厚さは、付着Ｓｉ3Ｎ4層の厚さをさらに増大させるこ
とによっては補正することができないことに留意された
い。これは、そうすることによってＧＣ線の縦横比が増
大し、後段の誘電付着段階でＧＣ線間の空間にＢＰＳＧ
を適当に充てんすることが妨げられるからである。
【００１９】代わりにＬＰＣＶＤ技法を使用する場合に
は、東京エレクトロン社（東京、日本）製のツールであ
るＴＥＬ Ａｌｐｈａ ８ｓ中で、ＮＨ3／ＤＣＳケミ
ストリおよび以下に挙げるプロセス・パラメータを使用
してＳｉ3Ｎ4材料を付着させることができる。 圧力： ２００ｍＴｏｒｒ 温度： ７１５℃ ＮＨ3流量： ２５０ｓｃｃｍ ＤＣＳ流量： ５０ｓｃｃｍ ウェハ間隔： 約０．５ｃｍ（０．２インチ） 付着速度： １ｎｍ／分 所要時間： ３時間
【００２０】共形性に劣るＰＥＣＶＤプロセスとは異な
り、ＬＰＣＶＤ付着は、前述の膜厚不均一の問題を引き
起こさないが、別の不都合が生じることに留意された
い。
【００２１】どちらかの技法によって得られるＳｉ3Ｎ4
層を図４の２１に示す。
【００２２】次に、パッシベーション層間誘電（ＩＬ
Ｄ）材料、一般にＢＰＳＧ（boro-phospho-silicate-gl
ass）を、米カリフォルニア州フリーモント（Fremont）
のラム・リサーチ（LAM RESEARCH）社から販売されてい
るツールであるＬＡＭ９８００プラズマ・リアクタ中で
８５０℃のＬＰＣＶＤによって付着させ、ＧＣ線１６間
の空間を埋めるのに使用するＢＰＳＧ層を形成する。そ
のケミストリは、共反応物であるＯ2と混合したホウ酸
トリエチル（ＴＥＢ）、ホスフィン（ＰＨ3）およびオ
ルトケイ酸テトラエチル（ＴＥＯＳ）から成る。標準法
どおりキャリア・ガスはＮ2である。ＢＰＳＧ材料は、
それぞれ４．５％のホウ素およびリン濃度によって定義
される。次いで構造１０を、ボイド生成を防ぐために８
５０℃、２０分のｉｎ−ｓｉｔｕリフロー・アニールに
かける。目標は、拡散／注入領域１８／２０の上方で厚
さ約６５ｎｍ（製品ウェハで測定）のＢＰＳＧ層を得る
ことである。このＢＰＳＧ材料を、プレシジョン・マシ
ーナリ・グループ（PrecisionMachinery Group）（東
京、日本）によって製造されたツールであるＥＢＡＲＡ
ＣＥＰ ０２２ポリッシャ中で、標準の操作条件を用い
た化学機械研磨によって平坦化する。
【００２３】厚さ制御はｉｎ−ｓｉｔｕで実施する。得
られる構造を図５に示す。平坦化後に残ったＢＰＳＧ層
の部分は符号２２で示されている。この段階に続いて、
汚染の低減を目的とした洗浄を、例えば前述のＣＦＭツ
ール中で同じ操作条件を用いて実施する。
【００２４】次に図６を参照する。ＴＥＯＳ ＳｉＯ2
層２３を構造１０上にブランケット付着させる。この付
着は一般にＰＥＣＶＤによって実施され、例えば前述の
ＡＭＥ５０００リアクタ中でＴＥＯＳ／Ｏ2ケミストリ
を標準として使用して実施する。
【００２５】目標は、構造１０の上面で約５１０ｎｍ
（製品ウェハで測定）の厚さを達成することにある。ウ
ェハは、米ミネアポリス（Minneapolis）のフルオロウ
ェア・システム社（Fluoroware System Inc.）製の装置
であるＦＳＩスプレー・ツール中で標準のプロセス・パ
ラメータを用いて洗浄する。
【００２６】この最終洗浄段階に続いて、Ｎ2雰囲気中
で９５０℃、１０秒のリフロー・アニールを実施する。
ＣＢコンタクト製造プロセスのこの段階で、拡散領域１
８と注入領域２０は一体化して単一の領域１８／２０と
なる。
【００２７】標準のＢＡＲＬ（底部反射防止層）／フォ
トレジスト２重層から成るフォトレジスト・マスクの助
けを借りてアレイ領域にボーダレス・コンタクト・ホー
ルの位置を画定する。例えば、厚さ９０ｎｍのＡＲ３
（米マサチューセッツ州マールバロ（Marlborough）の
シップレー（SHIPLEY）社製品）層および厚さ６２５ｎ
ｍのＭ１０Ｇ（日本合成ゴム（東京、日本）製フォトレ
ジスト）層はあらゆる点で適当である。これらの材料
は、東京エレクトロン（（ＴＥＬ）、東京、日本）製の
ツールであるＴＥＬ ＡＣＴ８中で連続的に付着させ
る。次いでフォトレジスト層を、米コネチカット州ウィ
ルトン（Wilton）のシリコン・バレー・グループ（SILI
CON VALLEY GROUP：ＳＶＧ）製のツールであるＭｉｃｒ
ａｓｃａｎ ＩＩＩ中で所望のマスク・パターンに基づ
いて露光し、先のＴＥＬ ＡＣＴ８ツール中で現像す
る。重ね合せおよびコンタクト寸法をチェックする。次
に、一連の５つの段階に基づく異方性エッチングによっ
てシリコン基板１１中の拡散領域１８／２０に達するボ
ーダレス・コンタクト（ＣＢ）ホールを形成する。これ
らの５つの段階はドライ・エッチャの同じチャンバ内で
実施され、したがってこのＣＢエッチングは完全なる統
合プロセスである。これらの５つの段階は例えば、東京
エレクトロン社製のツールであるＴＥＬ ８５ ＤＲＭ
プラズマ・エッチャ内で標準の操作条件で実施される。
これらには、ＡＲ３層（図６には示されていない）、Ｔ
ＥＯＳ ＳｉＯ2層２３、ＢＰＳＧ層２２、Ｓｉ3Ｎ4層
２１、および最後にコンタクト・ホールの最下部のＳｉ
Ｏ2ゲート層１２のエッチングが含まれる。
【００２８】次に、リンをドープしたポリシリコンをコ
ンタクト・ホールに充てんしてコンタクト・プラグを形
成する。この段階は、米カリフォルニア州サンホゼのＳ
ＶＧ−ＴＨＥＲＭＣＯ製のツールであるＬＰＣＶＤ Ｖ
ＴＲ７０００縦型炉、またはアプライド・マテリアルズ
社製のＳＡＣＶＤ Ｃｅｎｔｕｒａリアクタ中で実施さ
れる。これで、従来のボーダレス・ポリシリコン（Ｃ
Ｂ）コンタクト製造プロセスは終了である。最終的な構
造を図７に示す。拡散領域１８／２０と接触したＣＢポ
リシリコン・プラグが符号２４で示されている。標準の
製造プロセスでは、拡散領域１８／２０が、ＣＢエッチ
ング中のシリコン基板の化学的腐食（「パンチスルー」
欠陥）および／またはイオン注入段階中の表面準位の変
化によって引き起こされるさまざまな接合リーク効果に
非常に敏感である。
【００２９】ＰＥＣＶＤによって付着させた層２１のＳ
ｉ3Ｎ4材料のエッチングは、層厚が不均一であるにもか
かわらずＳｉＯ2ゲート層１２のところで正確に止めな
ければならないため、極めて重要である。Ｓｉ3Ｎ4層の
厚さがアレイ領域のネスト領域で５ｎｍと薄いため、Ｓ
ｉ3Ｎ4エッチング・ケミストリがその下のＳｉＯ2材料
に達したことを検出するのは非常に難しい。Ｓｉ3Ｎ4エ
ッチング・ケミストリを用いたエッチングが過度である
場合には、オーバエッチの影響が大きく、パンチスルー
欠陥およびＣＢコンタクトとＧＣ導体の間の短絡が生じ
る（スペーサの完全性が低下するためである）。反対
に、Ｓｉ3Ｎ4エッチングの停止が早すぎると、エッチン
グされなかったＳｉ3Ｎ4が残り、そのため、ＳｉＯ2エ
ッチング・ケミストリでコンタクト・ホールの底のＳｉ
Ｏ2材料が完全には除去されず、「オープン」型の欠陥
（コンタクトの抵抗が高すぎる）が生じる。Ｓｉ3Ｎ4層
２１は、ＴＥＯＳ／ＢＰＳＧ２重層２３／２２をエッチ
ングするプロセスに耐え、一方で、ボーダレス・コンタ
クト・ホール形成プロセスの間、Ｓｉ3Ｎ4キャップ１５
の完全性を維持しなければならない。ＴＥＯＳおよびＢ
ＰＳＧのエッチング段階では、層２１のＳｉ3Ｎ4材料、
スペーサ１９およびキャップ１５の完全性を保証するた
め、構造１０のパターニングされた表面および平らな表
面で６：１（対Ｓｉ3Ｎ4）を超える選択性が必要であ
る。エッチング・ケミストリは、層２１のＳｉ3Ｎ4材料
を異方的に除去するように適合されるが、エッチングを
ＳｉＯ2ゲート層１２の上面で確実に停止させるために
は、Ｓｉ3Ｎ4層２１の厚さを少なくとも１５ｎｍとする
ことが不可欠である。
【００３０】ＰＥＣＶＤ技法のこれらの不都合を図８を
参照して説明する。この図は、シリコン・ウェハの「ア
レイ」領域と「サポート」領域をより明確に区別するた
めに図４に示した製造段階の構造１０をより詳細に示し
たものである。従来のＰＥＣＶＤプロセスでは、コンタ
クト・ホールの底のＳｉ3Ｎ4層２１の厚さの均一性の差
が、（アレイ領域の）ネスト領域に位置する狭い空間と
（サポート領域の）分離領域に位置する広い空間との間
で約７５％にもなる。図８から明らかなように、第１の
ケースではＳｉ3Ｎ4層２１の厚さが約５ｎｍであり、そ
れに対して第２のケースでは約２５ｎｍである。ボーダ
レス・コンタクト・ホール形成中の良好なエッチ・スト
ップ・バリアを保証するには、ネスト領域の５ｎｍとい
う厚さは十分ではない。層２１のＳｉ3Ｎ4材料をエッチ
ングすると、コンタクト・ホールの底のいわゆる作用面
積（ＡＡ）にパンチスルー欠陥（図８には示されていな
い）が生じる。しかし、ＰＥＣＶＤによって付着させた
Ｓｉ3Ｎ4材料の別の特殊性は、それぞれＳｉＨ4ケミス
トリの非常に低い付着温度（４８０℃）と非常に高い付
着速度（２００ｎｍ／分）の直接の結果である、水素原
子とピンホールの高い含有量（それぞれ図８のＨと２５
参照）である。ＰＥＣＶＤによって付着させたＳｉ3Ｎ4
層は、後段のアルミニウム・メタラジ（例えばワード
線）のアニール中に水素原子源の働きをするだけでな
く、水素原子をよく通し、そのため、この付着技法は、
シリコン基板表面の拡散領域を不活性化するのに実際に
有利である。
【００３１】反対に、ＬＰＣＶＤ技法は、非常に共形な
Ｓｉ3Ｎ4材料付着を与えるが、別の欠点がある。図９か
ら明らかなように、アレイ領域のネスト領域とサポート
領域の分離領域との間に実質的な厚さの差はなく、その
ため、ネスト領域のＳｉ3Ｎ4層２１の厚さは、バリアと
しての役割を果たすのに十分である。ウェハ全体にわた
るこの非常に望ましい厚さの均一性のため、Ｓｉ3Ｎ4層
２１の厚さを１２ｎｍまで薄くすることができる。この
薄さのおかげで、ボーダレス・コンタクト・ホール形成
中に実施される選択エッチング中のＳｉ3Ｎ4層２１の効
率は大幅に向上し、ＢＰＳＧ充てん縦横比は小さくな
る。その結果、プロセス・ウィンドウも改善される。し
かし残念なことに、ＬＰＣＶＤによって付着させたＳｉ
3Ｎ4層の水素原子濃度およびピンホール密度は、ＰＥＣ
ＶＤによって付着させたＳｉ3Ｎ4層に比べてはるかに低
い。（ＩＧＦＥＴの実効チャネル長Ｌeffを仕様内に維
持するのに決定的な）サーマル・バジェットを考慮する
と、付着温度を前述の７１５℃よりも高めることは躊躇
され、そのため、ピンホール形成を妨げる低い付着速度
を選択せざるを得ない。一方、ＰＥＣＶＤプロセスで使
用したＳｉＨ4／ＮＨ3ケミストリは、Ｓｉ3Ｎ4層２１の
厚さが不均一になるために選択することができない。そ
のため、この特定のＬＰＣＶＤ作業条件（ホット・ウォ
ール・リアクタ）に対してはＮＨ3／ＤＣＳケミストリ
のほうが好ましい。しかしこのケミストリを用いると、
その化学的メカニズムに参加する水素原子の総量が限定
され、これによって取り込まれる水素原子の数が付着温
度を下げるよりもはるかに減る。ＬＰＣＶＤプロセス
は、ＰＥＣＶＤプロセスよりも接合リーク（逆バイアス
接合）を劣化させることがパラメトリック・インライン
試験によって示されている。ボーダレス・ポリシリコン
・コンタクト製造プロセスのこの段階で、接合リークは
解消されない。しかし、水素雰囲気で実施されるアルミ
ニウム・メタラジ・アニールの後、アルミニウム・ワー
ド線表面で水素原子が単原子の形に解離して、この接合
リークを大幅に改善する。
【００３２】要するに、図２〜７を参照して説明した従
来のボーダレス・ポリシリコン・コンタクト製造プロセ
スに不可欠のＳｉ3Ｎ4層付着段階は、使用する付着技法
にかかわりなく満足のゆくものではない。
【００３３】１．ＰＥＣＶＤの場合、Ｓｉ3Ｎ4エッチン
グ段階が、アレイ領域のネスト領域のコンタクト・ホー
ルの底のＳｉＯ2ゲート層の表面で正確に止まらない。
そのため、このオーバエッチの間に、隣接したＧＣ線間
の「短絡」、および製造歩留りの主要な問題である前述
のパンチスルー欠陥を引き起こす、Ｓｉ3Ｎ4層が薄い
（５ｎｍ）コンタクト・ホールの底のシリコン基板の腐
食の深刻な危険が生じる。
【００３４】２．ＬＰＣＶＤの場合には、厚さの均一性
が良好なため、エッチングがＳｉＯ 2ゲート層でうまく
止まる可能性が高い（しかしオーバエッチが不十分な場
合、コンタクト・ホールの底での「オープン」の深刻な
危険がある）。さらに、ＬＰＣＶＤプロセスでは、付着
したＳｉ3Ｎ4膜の水素原子含有量が低く、かつＳｉ3Ｎ4
膜が水素原子を実質的に通さないため、接合表面準位の
変化によって修正不能の接合リークが生じる（この現象
は、ＰＥＣＶＤによって付着させたＳｉ3Ｎ4膜でも起こ
ると考えられるが、後段のアルミニウム・メタラジ・ア
ニールで大幅に修正される）。同様に、これらの欠陥は
製造歩留りの低下要因である。
【００３５】したがって、理由は異なるが、上記の従来
のＳｉ3Ｎ4バリア層付着プロセスはいずれも製品製造歩
留りに関して受け入れることができない。
【００３６】
【発明が解決しようとする課題】したがって本発明の第
１の目的は、パターニングされた構造上に共形Ｈリッチ
Ｓｉ3Ｎ4層を付着させる改良式の方法を提供することに
ある。
【００３７】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、特に、先進のＥＤＲＡＭ／ＳＤＲＡＭシ
リコン・チップ製造によく適合した方法を提供すること
にある。
【００３８】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、アレイ領域、サポート領域を問わず、ウ
ェハ全体にわたって付着層の厚さが均一となる方法を提
供することにある。
【００３９】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、付着層の厚さが集積密度（パターン・フ
ァクタ）とは独立に均一である方法を提供することにあ
る。
【００４０】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、処理段階によって引き起こされた接合表
面準位の変化が、このような層の水素原子を供給する能
力および水素原子に対する透過性によって補正される方
法を提供することにある。
【００４１】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、電気故障（短絡、オープンおよび接合リ
ーク）の危険なしに、拡散領域との間にボーダレス・ポ
リシリコン・コンタクトを形成することができる方法を
提供することにある。
【００４２】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、ウェハ全体に絶対の確実性でボーダレス
・コンタクト・ホールを開口し、これによって製造歩留
りを安定した高いレベルに維持することができる方法を
提供することにある。
【００４３】本発明の他の目的は、ボーダレス・ポリシ
リコン・コンタクトの製造においてパターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、拡散領域の広がりを防いでＩＧＦＥＴ実
効チャネル長Ｌeffを一定に保つためにサーマル・バジ
ェットを最小化する方法を提供することにある。
【００４４】本発明の他の目的は、パターニングされた
構造上に共形ＨリッチＳｉ3Ｎ4層を付着させる改良式の
方法であって、先進のＥＤＲＡＭシリコン・チップにボ
ーダレス・ポリシリコン・コンタクトを製造するプロセ
スの決定的に重要なパラメータである付着サイクル時間
を短縮する方法を提供することにある。
【００４５】
【課題を解決するための手段】これらの目的および関連
したその他の目的は第１に、パターニングされた構造上
に共形ＨリッチＳｉ3Ｎ4層を付着させる本発明の第１の
実施形態に基づく改良された方法によって達成される。
この方法は、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われ、隣接する２本のＧＣ線間に形
成された少なくとも１つの拡散領域を有するシリコン基
板から成るパターニングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、高速熱化
学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベースの
ケミストリを使用して温度６００〜９５０℃、圧力５０
〜２００Ｔｏｒｒの範囲で付着させる段階とを含む。
【００４６】本発明はさらに、パターニングされた構造
上に共形ＨリッチＳｉ3Ｎ4層を共形に付着させる本発明
の第２の実施形態に基づく改良された方法を含む。この
方法は、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われ、隣接する２本のＧＣ線間に形
成された少なくとも１つの拡散領域を有するシリコン基
板から成るパターニングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、低圧化学
蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミスト
リを使用して温度６４０〜７００℃、圧力０．２〜０．
８Ｔｏｒｒの範囲で付着させる段階とを含む。
【００４７】最後に本発明はさらに、シリコン基板中の
拡散領域との間にボーダレス・ポリシリコン・コンタク
トを製作する改良された方法を含む。この方法は、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われたシリコン基板から成る構造で
あって、前記ゲート導線の導電部分の側面が薄いＳｉ3
Ｎ4スペーサによって覆われ、その上面部分がＳｉ3Ｎ4
キャップによって覆われ、これによって前記ゲート導線
が完全に分離され、前記基板中に形成された少なくとも
１つの拡散領域が隣接する２本のＧＣ線間に露出した構
造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、高速熱化
学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベースの
ケミストリを使用して温度６００〜９５０℃、圧力５０
〜２００Ｔｏｒｒの範囲で付着させるか、または低圧化
学蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミス
トリを使用して温度６４０〜７００℃、圧力０．２〜
０．８Ｔｏｒｒの範囲で付着させる段階と、 ｃ）前記構造上にＢＰＳＧ材料の層を過剰に付着させ
て、前記ＧＣ線間の空間を埋める段階と、 ｄ）前記ＢＰＳＧ材料を化学機械研磨によって平坦化し
て、ほぼ前記Ｓｉ3Ｎ4キャップの表面まで前記ＢＰＳＧ
を除去する段階と、 ｅ）前記構造上にＴＥＯＳ ＳｉＯ2パッシベーション
層を付着させる段階と、 ｆ）コンタクト・ホールの位置が露出するようにフォト
リソグラフィ・マスクを画定する段階と、 ｇ）前記ＴＥＯＳ ＳｉＯ2、ＢＰＳＧ、Ｓｉ3Ｎ4およ
びＳｉＯ2材料を順番に異方的にドライ・エッチングし
て、前記拡散領域を露出させ、前記コンタクト・ホール
を形成する段階と、 ｈ）ドープト・ポリシリコンを付着させて、前記コンタ
クト・ホールを埋め、前記拡散領域との間に前記ボーダ
レス・ポリシリコン・コンタクトを形成する段階とを含
む。
【００４８】上記の方法は、製品信頼性（より低い接触
抵抗、より大きなプロセス・ウィンドウ、等々）、スル
ープット向上およびプロセス・フローの簡略化に関して
重大な利点を有する。
【００４９】
【発明の実施の形態】次に、ボーダレス・ポリシリコン
・コンタクト製造プロセスにおいて共形ＨリッチＳｉ3
Ｎ4層を形成する本発明に基づく改良された方法を説明
する。この方法は、図４を参照して先に説明したＰＯＲ
ＰＥＣＶＤおよびＬＰＣＶＤ付着技法にとってかわる
ことを目的としたものである。このような層は、ボーダ
レス・コンタクト・ホール形成中にバリアの役割を完全
に果たし、かつ良好なエッチ・ストップ層として機能す
る能力を有し、同時にＧＣ線１６の側壁の完全性を維持
する。さらにこの層は、後段のアルミニウム・メタラジ
・アニール中に水素原子を供給し、かつ水素原子を通過
させる。その結果、サーマル・バジェットはできる限り
低く保たれる。言い換えると、本発明の方法は、先に説
明したＰＯＲ ＰＥＣＶＤ技法とＰＯＲ ＬＰＣＶＤ技
法の利点を、それぞれの不都合な点は含めずに結合する
ことを目指したものである。
【００５０】好ましい第１の実施形態 共形ＨリッチＳｉ3Ｎ4バリア層を付着させるこの方法
は、ＰＯＲ ＰＥＣＶＤのＳｉＨ4／ＮＨ3ケミストリお
よびＰＯＲ ＬＰＣＶＤの高温に基づき、高圧で付着を
実施する発明者らが開発した特定の操作条件を使用す
る。付着を高温で実施するため、ラン・タイムをできる
だけ短くすることが不可欠である。その結果、低いサー
マル・バジェットおよび拡散領域１８／２０を形成する
ドーパント拡散キネティックス（kinetics）が達成さ
れ、そのため、ＩＧＦＥＴの実効チャネル長Ｌeffおよ
び拡散領域接合抵抗が不利な影響を受けない。したがっ
て、ポリシリコンまたはケイ化タングステンの付着に対
してのみ知られ、発明者らの知りうる限りではＳｉ3Ｎ4
材料に対しては知られていない高速熱ＣＶＤ（ＲＴＣＶ
Ｄ）技法（サブ・アトモスフェリックＣＶＤまたは縮め
てＳＡＣＶＤとも呼ばれる）を使用することにした。例
えば、ポリシリコン付着に対して先に述べたＡＭＥＳＡ
ＣＶＤ／ＲＴＣＶＤ Ｃｅｎｔｕｒａツールを、このＳ
ｉ3Ｎ4付着のニーズを満たすように適合させることがで
きる。したがってこの市販のコールド・ウォール枚葉式
リアクタを、新しいガス・ライン（ＮＨ3、Ｎ
Ｆ3、．．．）を実装するように変更した。さらに、付
着したＳｉ3Ｎ4材料の再現性を得るため、参照によって
本明細書に組み込まれる同時係属特許出願に記載した詳
細な記述に基づいて新しいサセプタ調整を定義した。
【００５１】サセプタはカーボンから作られており、リ
アクタの石英壁およびサセプタに付着したＳｉ3Ｎ4材料
を除去することができる好ましい洗浄用化合物であるＮ
Ｆ3はカーボンに対して非常に攻撃的であることが知ら
れているため、サセプタの調整が必要である。ＮＦ3に
対するカーボン・サセプタの保護はまず、ＳｉＨ2Ｃｌ 2
（ＤＣＳ）ケミストリを用いてサセプタの底面に実施さ
れたポリシリコンのコーティング（厚さ約４μｍ）によ
って保証される。実際、このコーティングは２つの役割
を果たす。すなわち、このコーティングはサセプタの底
面を保護するだけでなく、その放射率の程度によってそ
の温度を決定することもできる。次いで、ＳｉＨ4ケミ
ストリを用いてサセプタの上面に別のポリシリコン・コ
ーティング（厚さ約１．５μｍ）を実施する。こうする
ことによって、このカーボン・サセプタをＡＭＥ Ｃｅ
ｎｔｕｒａツール中でのＳｉ3Ｎ4付着に使用することが
できる。
【００５２】多数のウェハをチャンバ内で処理すると、
仕様から外れてしまう。そのため、チャンバのｉｎ−ｓ
ｉｔｕ洗浄が必要である。以下のシーケンスが適当であ
る。まず、ＮＦ3洗浄を実施して、リアクタのコールド
・ウォールおよびサセプタに付着したＳｉ3Ｎ4材料を除
去する。ポリシリコン・コーティングは損傷しているた
め、次いでＨＣｌ洗浄を実施してこれを完全に除去し、
次いで、先に説明した保護手順を再び繰り返し、一連の
新たなラン（run）に備えてサセプタを準備する。
【００５３】こうすることによって、ＳＡＣＶＤ Ｃｅ
ｎｔｕｒａツールを、ＳｉＨ4ベースのケミストリを用
いて温度６００〜９５０℃、圧力５０〜２００Ｔｏｒｒ
の範囲で使用することができる。
【００５４】詳細には、ＡＭＥ Ｃｅｎｔｕｒａツール
をＳｉＨ4／ＮＨ3ケミストリとともに使用するときに
は、温度を７８５℃、圧力を９０Ｔｏｒｒに設定するこ
とによって、Ｓｉ3Ｎ4バリア層２１の期待される特性を
十分に得ることができる。必須の作業条件は以下のとお
りである。 圧力： ９０Ｔｏｒｒ 温度： ７８５℃ ＳｉＨ4流量： ０．２リットル／分 ＮＨ3流量： ３リットル／分 Ｎ2（キャリア）流量： １０リットル／分 付着速度： ９０ｎｍ／分 所要時間： ３分
【００５５】１０回のＲＴＣＶＤランごとに、ブランケ
ット・ウェハ上でＳｉ3Ｎ4層２１の厚さおよび反射率を
監視する。ウェハの７８５℃への暴露は数分（このケー
スでは３分）に制限し、これによって拡散領域１８／２
０の広がり、したがって実効チャネル長の変化を防ぐ。
最終的に、アレイＶＴシフト異常が最小化される。
【００５６】好ましい第２の実施形態 ＬＰＣＶＤ機器（ホット・ウォール・ウェハ・バッチ・
リアクタである）を使用することもできる。このような
バッチ炉では、付着温度を７００℃未満に下げ、全圧を
約０．５Ｔｏｒｒに上げ、気相のＳｉＨ2Ｃｌ2反応物を
３:１の比まで富化することによって、標準のＮＨ3／Ｓ
ｉＨ2Ｃｌ2（ＤＣＳ）ケミストリでも、ＳｉＨ4／ＮＨ3
ケミストリを用いて得られた結果に非常に近い期待され
た結果が得られた。しかし、ＮＨ3／ＤＣＳ混合物中の
ＤＣＳ反応物は約１：１（好ましい比率）の比まで高め
ることができる。
【００５７】前述のＴＥＬ Ａｌｐｈａ ８ｓツールを
使用する場合には以下の作業条件が適当である。 圧力： ０.５Ｔｏｒｒ 温度： ６５０℃ ＮＨ3流量： ０．１２０リットル／分 ＤＣＳ流量： ０．１２０リットル／分 付着速度： ０．７ｎｍ／分 ウェハ間隔： 約０．５ｃｍ（０．２インチ） 所要時間： ３時間
【００５８】この新しいＬＰＣＶＤ作業条件は、先に述
べたＳｉ3Ｎ4バリア層の望ましい特性を満たす。この層
は共形、すなわちウェハ全体に渡って均一な厚さを有
し、したがって良好なエッチ・ストップを形成し、また
十分な量の水素原子を含む。
【００５９】このＬＰＣＶＤプロセスの非常に低い付着
速度（約０．７ｎｍ／分）は、サイクル・タイムにかな
り影響するが、たとえこれがＯＥＭ製造（例えばＥＤＲ
ＡＭチップ）に対しては不利であっても、ＳＤＲＡＭチ
ップの製造においては大量生産であるので非常に有利で
ある。同じ作業条件では、ＳｉＨ4／ＮＨ3ケミストリの
ほうが付着速度は高いが、Ｓｉ3Ｎ4付着材料中に応力お
よび厚さの不均一を誘発するためバッチ炉では推奨され
ない。付着技法にかかわりなく、非常に共形なＨリッチ
Ｓｉ3Ｎ4層を、図１０に示すようにネスト領域と分離領
域の間で重大な差を生じることなく得ることができる。
実際、製品ウェハに対して両方の技法を使用して、接合
リークに関して同等の結果が得られた。
【００６０】３元ＮＨ3／ＳｉＨ4／ＤＣＳ混合物など、
他のケミストリを使用することもできる。同様に、本発
明の方法に基づいてさらにＳｉＯＮなどの他の誘電材料
も付着させることもできる。
【００６１】その解離が主にウェハ表面の近くで起こる
遊離基を与える反応物分解が水素原子のＳｉ3Ｎ4層中へ
の取込みを促進すると考えると、本発明の根底にあるメ
カニズムを理解することができる。最も優勢な水素原子
前駆体を識別するためにＳＩＭＳ、ＩＲおよびＦＴＩＲ
分析を用いてこのメカニズム仮説を検証した。
【００６２】図１１に、仏クールブボワ（Courbevoie）
のカメカ（CAMECA）社製のツールであるＩＭＳ ６Ｆを
使用し以下の操作条件で得たＳＩＭＳの結果を示す。 脱ガス： １２時間 真空レベル： １×１０-10Ｔｏｒｒ 電流： １０ｎＡ スキャン： １００μｍ
【００６３】このグラフは、サンプル厚さＴｈ（Å）の
関数として水素原子濃度［Ｈ］を正規化カウント数毎秒
（ｃ／ｓ）で示し、Ｓｉ3Ｎ4付着材料中の水素原子の量
を例示する。図１１を参照する。曲線２６および２７は
それぞれ、従来技術のＰＯＲＰＥＣＶＤおよびＬＰＣＶ
Ｄプロセスを用いて得られた結果を示す。一方、曲線２
８および２９はそれぞれ、本発明の方法に基づくＲＴＣ
ＶＤおよびＬＰＣＶＤプロセスを用いて得られた結果を
示す。２組の曲線の全体的な様相が異なるのは、異なる
厚さのサンプルを実験で使用したためである。ＰＯＲ
ＬＰＣＶＤプロセスと本発明のＬＰＣＶＤプロセスの間
の改善は、曲線２７と２９の比較から明らかである。Ｐ
ＯＲ ＰＥＣＶＤとＲＴＣＶＤプロセス（曲線２６と２
８）の間の改善はそれほどではない。これは、この点に
関してはＰＯＲ ＰＥＣＶＤプロセスが元々、非常に良
好であるためである。
【００６４】下表Ｉは、仏ボワコロンブ（Bois-Colombe
s）のソプラ（SOPRA）社から市販されているＧＥＳＰ
５ ＤＵＶＮＩＲ（深紫外近赤外ゴニオ−スペクトロ楕
円偏光計）で以下の操作条件を用いて得た楕円偏光ＩＲ
の結果を示す。 スペクトル・ドメイン： １９３ｎｍ〜９００ｎｍ
（６．２２４ｅＶ〜１．５２４ｅＶ） 入射角： ６５°および７５° 試験面積： ウェハの中央の数ｍｍ2 ステップ： ０．０５ｅＶ 含まれる水素原子濃度（体積％）を定量化（相対モー
ド）するため、酸素を含まない膜に対して有効なＢＥＭ
Ａ（Bruggemann Effective Medium Approximation）を
使用して、Ｓｉ3Ｎ4層２１の厚さおよび屈折率を再計算
した。
【００６５】
【表１】
【００６６】予想に反して、水素原子濃度［Ｈ］に関す
るＰＯＲ ＰＥＣＶＤ、ＲＴＣＶＤおよびＬＰＣＶＤプ
ロセスの結果は同様であり、先のＳＩＭＳ測定とは完全
には一致しない。これはおそらく、ＳＩＭＳ分析技法よ
りも不正確なＢＥＭＡ法の近似を使用したことによる。
一方、ＦＴＩＲ測定は、水素原子の起源（ＳｉＨ4また
はＮＨ3）を理解するのに重要である。Ｎ−Ｈ、Ｓｉ−
Ｈ、．．．等の結合の波数を下表ＩＩに示す。
【００６７】
【表２】
【００６８】図１２は、ＮＨ3／ＤＣＳケミストリを使
用したＰＯＲ ＬＰＣＶＤプロセスのＦＴＩＲスペクト
ルを示すグラフである。図１２は、波数λ（ｃｍ-1）の
関数としてピーク強度Ｉを示し、水素原子がどの化合物
に結びついているかを示す。図１２から明らかなよう
に、このＦＴＩＲ測定は、ＮＨ3前駆体に由来する水素
結合に対応する１つの吸収ピークだけを示した（３３４
２ｃｍ-1のところのピークＮ−Ｈ参照）。もう１つの前
駆体ＤＣＳからのＳｉ−Ｈ結合に対応するピークは観察
されなかった。
【００６９】図１３は、ＮＨ3／ＳｉＨ4ケミストリを使
用したＰＯＲ ＰＥＣＶＤプロセスのＦＴＩＲスペクト
ルを示すグラフである。図１３は、波数の関数としてピ
ーク強度Ｉを示し、水素原子がどの化合物に結びついて
いるかを示す。このときＦＴＩＲ測定は、ＮＨ3前駆体
（３３４２ｃｍ-1のピークＮ−Ｈ参照）およびＳｉＨ4
（２１８９ｃｍ-1のピークＳｉ−Ｈ参照）に由来する水
素結合に対応する２つの吸収ピークを示した。
【００７０】図１４は、ＲＴＣＶＤ（ないしＳＡＣＶ
Ｄ）に基づくＮＨ3／ＳｉＨ4ケミストリを用いた本発明
の第１の実施形態のＦＴＩＲスペクトルを示すグラフで
ある。図１４は、図１３と同様の結果を示す。これは、
このプロセスが、ＰＯＲ ＰＥＣＶＤプロセスと同じケ
ミストリを使用しているためにＰＯＲ ＰＥＣＶＤプロ
セスと同じ程度の水素原子を取り込むためである。ただ
しこのプロセスのほうがはるかに共形である。
【００７１】図１５は、本発明の方法の第２の実施形態
のＦＴＩＲスペクトルを示すグラフである。図１５は、
やはり波数の関数としてピーク強度を示し、水素原子が
どの化合物に結びついているかを示す。ＦＴＩＲ測定
は、Ｎ−Ｈ結合に対応するピーク（３３４２ｃｍ-1）の
他に、２１８９ｃｍ-1のところに、ＤＣＳ前駆体のＳｉ
−Ｈ結合に対応する新しい吸収ピークを示した。
【００７２】結論すると、さまざまな化学分析技法（Ｓ
ＩＭＳ、ＩＲおよびＦＴＩＲ）によって得られた結果に
よれば、Ｓｉ3Ｎ4層中への水素原子の変動は主にＳｉ前
駆体によって決まる。ＨリッチＳｉ3Ｎ4層を生成するた
めには、ＳｉＨ4はＤＣＳ（ＳｉＨ2Ｃｌ2）よりも有利
に見え、この作業では試験しなかったＴＣＳ（ＳｉＣｌ
4）よりも確実に有利に見える。水素原子取込みの速度
はＳｉ前駆体分子のＨ／Ｃｌ比の関数として変動し、圧
力、温度およびガス流量に関して非常に異なる、使用ケ
ミストリ（ＮＨ3／ＳｉＨ4またはＮＨ3／ＤＣＳ）の作
業条件には無関係である。ＤＣＳの代わりにＳｉＨ4を
使用すると、気相中、したがってＳｉ3Ｎ 4層中のＳｉＨ
遊離基が増加する。これは、ＳｉＨ遊離基が、ＤＣＳ
（またはＴＣＳ）の解離に由来する塩素と再結合してＨ
Ｃｌガスを形成することがないためである。
【００７３】第２の実施形態（ＬＰＣＶＤ）の特約の場
合に、ＤＣＳの使用にもかかわらず水素原子濃度が増大
したのは、２つの寄与因子、すなわち低温とＤＣＳに富
む気相によるものである。製造上のニーズ（サイクル・
タイム、コスト、．．．）を満たす受け入れ可能な付着
速度を得るためには、より高い圧力が必要である。な
お、ＤＲＡＭの大量生産に対しては、第２の実施形態の
作業条件のほうが安上がりである。
【００７４】ＰＯＲプロセスと比較するため、図１６お
よび１７に、製品ウェハを用いて本発明の２つの実施形
態で得られた結果を示す。
【００７５】図１６は、パンチスルー欠陥によって生じ
た異なるロットのウェハに属するＮ型のＩＧＦＥＴの接
合リーク電流Ｉl（ｎＡ）を示すグラフである。リーク
電流は、ＰＯＲ ＰＥＣＶＤ技法で処理した３つのロッ
ト（ＰＰ１〜ＰＰ３）、および本発明の方法に基づくＲ
ＴＣＶＤおよびＬＰＣＶＤ技法でそれぞれ処理した４つ
のロット（ＩＲ１〜ＩＲ４およびＩＬ１〜ＩＬ４）に対
して示されている。図１６から明らかなように、後者の
ケースでは、接合リーク電流がＰＯＲ ＰＥＣＶＤを用
いた場合よりも有意に低く、ＣＢエッチング中のシリコ
ンの腐食を防ぐ本発明の役割を証明している。
【００７６】図１７は、接合表面準位欠陥による異なる
ロットの製品ウェハのＮ型のＩＧＦＥＴの接合リークＬ
j（ｆＡ／μｍ）を示すグラフである。接合リークは、
ＰＯＲ ＬＰＣＶＤ技法で処理した４つのロット（ＰＬ
１〜ＰＬ４）ならびに本発明の方法に基づくＲＴＣＶＤ
およびＬＰＣＶＤ技法でそれぞれ処理した２つのロット
（ＩＲ'１、ＩＲ'２およびＩＬ'１、ＩＬ'２）に対して
示されている。図１７から明らかなように、後者の２つ
のケースでは、接合リークがＰＯＲ ＰＥＣＶＤを用い
た場合よりも有意に低く、表面準位を不活性化する本発
明の役割を証明している。最後に、しばしば高速反応に
由来するピンホールの数は、ＰＥＣＶＤ技法に比べて少
ない。これは、相対的に高い付着温度が、ウェハ表面へ
の水素原子の移行に有利であるためである。ＤＣＳを使
用するＬＰＣＶＤ技法では、取り込まれる水素原子の量
は低くなるが、接合リークを解消するのには十分であ
る。
【００７７】結論として、２５６ＭビットＤＲＡＭチッ
プで実施した電気測定によれば、共形ＨリッチＳｉ3Ｎ4
バリア層が、各種接合リーク問題を解決し、ＳＤＲＡＭ
デバイス特性を最適化することが明らかである。これ
は、両方の実施形態の総サーマル・バジェットが軽減さ
れるためである。
【００７８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００７９】（１）パターニングされた構造上に共形Ｈ
リッチＳｉ3Ｎ4層を付着させる改良式の方法であって、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われ、隣接する２本のＧＣ線間に形
成された少なくとも１つの拡散領域を有するシリコン基
板から成るパターニングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、高速熱化
学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベースの
ケミストリを使用して温度６００〜９５０℃、圧力５０
〜２００Ｔｏｒｒの範囲で付着させる段階とを含む方
法。 （２）前記Ｓｉ前駆体ベースのケミストリがＳｉＨ4で
ある、上記（１）に記載の方法。 （３）前記Ｓｉ前駆体ベースのケミストリがＳｉＨ4／
ＮＨ3混合物である、上記（１）に記載の方法。 （４）前記付着が、ＡＭＥ Ｃｅｎｔｕｒａツール中
で、ＮＦ3から保護されたカーボン・サセプタおよび以
下の操作条件を用いて実施される、上記（３）に記載の
方法。 圧力： ９０Ｔｏｒｒ 温度： ７８５℃ ＳｉＨ4流量： ０．２リットル／分 ＮＨ3流量： ３リットル／分 Ｎ2流量： １０リットル／分 付着速度： ９０ｎｍ／分 （５）パターニングされた構造上に共形ＨリッチＳｉ3
Ｎ4層を付着させる改良式の方法であって、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われ、隣接する２本のＧＣ線間に形
成された少なくとも１つの拡散領域を有するシリコン基
板から成るパターニングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、低圧化学
蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミスト
リを使用して温度６４０〜７００℃、圧力０．２〜０．
８Ｔｏｒｒの範囲で付着させる段階とを含む方法。 （６）前記Ｓｉ前駆体ベースのケミストリがＤＣＳであ
る、上記（５）に記載の方法。 （７）前記Ｓｉ前駆体ベースのケミストリがＮＨ3／Ｄ
ＣＳ混合物である、上記（５）に記載の方法。 （８）前記付着が、ＴＥＬ Ａｌｐｈａ ８ｓツール中
で、以下の操作条件を用いて実施される、上記（６）に
記載の方法。 圧力： ０.５Ｔｏｒｒ 温度： ６５０℃ ＮＨ3流量： ０．１２０リットル／分 ＤＣＳ流量： ０．１２０リットル／分 付着速度： ０．７ｎｍ／分 （９）前記Ｓｉ前駆体ベースのケミストリがＮＨ3／Ｓ
ｉＨ4／ＤＣＳ混合物である、上記（５）に記載の方
法。 （１０）シリコン基板中の拡散領域との間にボーダレス
・ポリシリコン・コンタクトを製作する改良式の方法で
あって、 ａ）ゲート導体（ＧＣ）線がその上に形成された薄いＳ
ｉＯ2ゲート層で覆われたシリコン基板から成る構造で
あって、前記ゲート導線の導電部分の側面が薄いＳｉ3
Ｎ4スペーサによって覆われ、その上面部分がＳｉ3Ｎ4
キャップによって覆われ、これによって前記ゲート導線
が完全に分離され、前記基板中に形成された少なくとも
１つの拡散領域が隣接する２本のＧＣ線間に露出した構
造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ4層を、高速熱化
学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベースの
ケミストリを使用して温度６００〜９５０℃、圧力５０
〜２００Ｔｏｒｒの範囲で付着させるか、または低圧化
学蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミス
トリを使用して温度６４０〜７００℃、圧力０．２〜
０．８Ｔｏｒｒの範囲で付着させる段階と、 ｃ）前記構造上にＢＰＳＧ材料の層を過剰に付着させ
て、前記ＧＣ線間の空間を埋める段階と、 ｄ）前記ＢＰＳＧ材料を化学機械研磨によって平坦化し
て、ほぼ前記Ｓｉ3Ｎ4キャップの表面まで前記ＢＰＳＧ
を除去する段階と、 ｅ）前記構造上にＴＥＯＳ ＳｉＯ2パッシベーション
層を付着させる段階と、 ｆ）コンタクト・ホールの位置が露出するようにフォト
リソグラフィ・マスクを画定する段階と、 ｇ）前記ＴＥＯＳ ＳｉＯ2、ＢＰＳＧ、Ｓｉ3Ｎ4およ
びＳｉＯ2材料を順番に異方的にドライ・エッチングし
て、前記拡散領域を露出させ、前記コンタクト・ホール
を形成する段階と、 ｈ）ドープト・ポリシリコンを付着させて、前記コンタ
クト・ホールを埋め、前記拡散領域との間に前記ボーダ
レス・ポリシリコン・コンタクトを形成する段階とを含
む方法。
【図面の簡単な説明】
【図１】ボーダレス・ポリシリコン・コンタクト（Ｃ
Ｂ）製造プロセスの初期段階の半導体構造を示す図であ
る。
【図２】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの一必須段階を経た図１の構造を
示す図である。
【図３】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの次の必須段階を経た図２の構造
を示す図である。
【図４】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの次の必須段階を経た図３の構造
を示す図である。
【図５】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの次の必須段階を経た図４の構造
を示す図である。
【図６】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの次の必須段階を経た図５の構造
を示す図である。
【図７】従来のボーダレス・ポリシリコン・コンタクト
（ＣＢ）製造プロセスの次の必須段階を経た図６の構造
を示す図である。
【図８】従来のＣＢ製造プロセスのＳｉ3Ｎ4バリア層付
着段階で使用したときのＰＯＲ（Plan of Record）ＰＥ
ＣＶＤおよびＬＰＣＶＤ技法の欠点をそれぞれ示す図４
の拡大図である。
【図９】従来のＣＢ製造プロセスのＳｉ3Ｎ4バリア層付
着段階で使用したときのＰＯＲ（Plan of Record）ＬＰ
ＣＶＤおよびＬＰＣＶＤ技法の欠点をそれぞれ示す図４
の拡大図である。
【図１０】本発明の方法に基づいてＳｉ3Ｎ4バリア層を
付着させたときの図４の拡大図である。
【図１１】ＳＩＭＳ測定によって得たサンプル厚さに対
する水素原子濃度を示したグラフであって、ＰＯＲ付着
技法と比較したときに本発明の方法によってもたらされ
る重大な改善を示すグラフである。
【図１２】ピーク強度を波数に対して示したグラフであ
って、ＰＯＲ ＬＰＣＶＤ技法を使用したときに水素原
子がどの化合物に結びつくかを示すグラフである。
【図１３】ピーク強度を波数に対して示したグラフであ
って、ＰＯＲ ＰＥＣＶＤ技法を使用したときに水素原
子がどの化合物に結びつくかを示すグラフである。
【図１４】ピーク強度を波数に対して示したグラフであ
って、本発明の方法の第１の実施形態（ＲＴＣＶＤベー
スの技法）を使用したときに水素原子がどの化合物に結
びつくかを示すグラフである。
【図１５】ピーク強度を波数に対して示したグラフであ
って、本発明の方法の第２の実施形態（ＬＰＣＶＤベー
スの技法）を使用したときに水素原子がどの化合物に結
びつくかを示すグラフである。
【図１６】異なるロットのウェハに対する、ＰＯＲ Ｐ
ＥＣＶＤ技法および本発明の２つの実施形態のＮ型ＩＧ
ＦＥＴのパンチスルー欠陥に起因した接合リーク電流を
示すグラフである。
【図１７】異なるロットのウェハに対する、ＰＯＲ Ｐ
ＥＣＶＤ技法および本発明の２つの実施形態のＮ型ＩＧ
ＦＥＴの接合表面準位欠陥に起因した接合リーク電流を
示すグラフである。
【符号の説明】
１０ 構造 １１ シリコン基板 １２ ＳｉＯ2ゲート層 １３ 下部ポリシリコン層 １４ ケイ化タングステン層 １５ Ｓｉ3Ｎ4キャップ層 １６ ゲート導線 １７ 酸化層 １８' 拡散領域 １８" 拡散領域 １９ Ｓｉ3Ｎ4層 ２０' 注入領域 ２０" 注入領域 ２１ Ｓｉ3Ｎ4層 ２２ ＢＰＳＧ層 ２３ ＴＥＯＳ ＳｉＯ2層 ２４ ポリシリコン・プラグ ２５ ピンホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コリンヌ・ビューシェ フランス91100 コルベイル・エソンヌ リュー・ヴァルデック・ルソー ５ (72)発明者 パトリック・ラファン フランス93340 ジョワンヴィユ・ルポ ン リュー・イポリット・パンソン ５ (72)発明者 ステァーヌ・ティオリエール フランス75013 パリ リュー・ジャネ ー 39 (56)参考文献 特開2000−31427（ＪＰ，Ａ) 特開2000−58780（ＪＰ，Ａ) 特開2001−332553（ＪＰ，Ａ) 特開 平６−302528（ＪＰ，Ａ) 特開 平11−317404（ＪＰ，Ａ) 特開2000−58483（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318 H01L 21/8242

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】パターニングされた構造上に共形Ｈリッチ
    Ｓｉ3Ｎ４層を付着させる方法であって、 ａ）薄いＳｉＯ ２ ゲート層で覆われたシリコン基板と、
    前記シリコン基板の上に形成されたゲート導体（ＧＣ）
    線とから成る構造であって、隣接する２本のＧＣ線間に
    形成された少なくとも１つの拡散領域を有するパターニ
    ングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ４層を、高速熱
    化学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベース
    のケミストリを使用して温度６００〜９５０℃、圧力５
    ０〜２００Ｔｏｒｒの範囲で付着させる段階とを含む方
    法。
  2. 【請求項２】前記Ｓｉ前駆体ベースのケミストリがＳｉ
    Ｈ４である、請求項１に記載の方法。
  3. 【請求項３】前記Ｓｉ前駆体ベースのケミストリがＳｉ
    Ｈ４／ＮＨ3混合物である、請求項１に記載の方法。
  4. 【請求項４】パターニングされた構造上に共形Ｈリッチ
    Ｓｉ3Ｎ４層を付着させる方法であって、 ａ）薄いＳｉＯ ２ ゲート層で覆われたシリコン基板と、
    前記シリコン基板の上に形成されたゲート導体（ＧＣ）
    線とから成る構造であって、隣接する２本のＧＣ線間に
    形成された少なくとも１つの拡散領域を有するパターニ
    ングされた構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ４層を、低圧化
    学蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミス
    トリを使用して温度６４０〜７００℃、圧力０．２〜
    ０．８Ｔｏｒｒの範囲で付着させる段階とを含む方法。
  5. 【請求項５】前記Ｓｉ前駆体ベースのケミストリがＤＣ
    Ｓである、請求項４に記載の方法。
  6. 【請求項６】前記Ｓｉ前駆体ベースのケミストリがＮＨ
    3／ＤＣＳ混合物である、請求項４に記載の方法。
  7. 【請求項７】前記Ｓｉ前駆体ベースのケミストリがＮＨ
    3／ＳｉＨ４／ＤＣＳ混合物である、請求項４に記載の
    方法。
  8. 【請求項８】シリコン基板中の拡散領域との間にボーダ
    レス・ポリシリコン・コンタクトを製作する方法であっ
    て、 ａ）薄いＳｉＯ ２ ゲート層で覆われたシリコン基板と、
    前記シリコン基板の上に形成されたゲート導体（ＧＣ）
    線とから成る構造であって、前記ゲート導線の導電部分
    の側面が薄いＳｉ3Ｎ４スペーサによって覆われ、その
    上面部分がＳｉ3Ｎ４キャップによって覆われ、これに
    よって前記ゲート導線が完全に分離され、前記基板中に
    形成された少なくとも１つの拡散領域が隣接する２本の
    ＧＣ線間に露出した構造を用意する段階と、 ｂ）前記構造上に共形ＨリッチＳｉ3Ｎ４層を、高速熱
    化学蒸着（ＲＴＣＶＤ）リアクタ中でＳｉ前駆体ベース
    のケミストリを使用して温度６００〜９５０℃、圧力５
    ０〜２００Ｔｏｒｒの範囲で付着させるか、または低圧
    化学蒸着（ＬＰＣＶＤ）炉中でＳｉ前駆体ベースのケミ
    ストリを使用して温度６４０〜７００℃、圧力０．２〜
    ０．８Ｔｏｒｒの範囲で付着させる段階と、 ｃ）前記構造上にＢＰＳＧ材料の層を過剰に付着させ
    て、前記ＧＣ線間の空間を埋める段階と、 ｄ）前記ＢＰＳＧ材料を化学機械研磨によって平坦化し
    て、ほぼ前記Ｓｉ3Ｎ４キャップの表面まで前記ＢＰＳ
    Ｇを除去する段階と、 ｅ）前記構造上にＴＥＯＳ ＳｉＯ２パッシベーション
    層を付着させる段階と、 ｆ）コンタクト・ホールの位置が露出するようにフォト
    リソグラフィ・マスクを画定する段階と、 ｇ）前記ＴＥＯＳ ＳｉＯ２、ＢＰＳＧ、Ｓｉ3Ｎ４お
    よびＳｉＯ２材料を順番に異方的にドライ・エッチング
    して、前記拡散領域を露出させ、前記コンタクト・ホー
    ルを形成する段階と、 ｈ）ドープト・ポリシリコンを付着させて、前記コンタ
    クト・ホールを埋め、前記拡散領域との間に前記ボーダ
    レス・ポリシリコン・コンタクトを形成する段階とを含
    む方法。
JP2001223877A 2000-07-25 2001-07-25 共形ＨリッチＳｉ３Ｎ４層の形成方法 Expired - Fee Related JP3436263B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00480071.0 2000-07-25
EP00480071 2000-07-25

Publications (2)

Publication Number Publication Date
JP2002110673A JP2002110673A (ja) 2002-04-12
JP3436263B2 true JP3436263B2 (ja) 2003-08-11

Family

ID=8174253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001223877A Expired - Fee Related JP3436263B2 (ja) 2000-07-25 2001-07-25 共形ＨリッチＳｉ３Ｎ４層の形成方法

Country Status (4)

Country Link
US (1) US20020039835A1 (ja)
JP (1) JP3436263B2 (ja)
KR (1) KR100425809B1 (ja)
TW (1) TW473829B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770144B2 (en) * 2000-07-25 2004-08-03 International Business Machines Corporation Multideposition SACVD reactor
KR100377833B1 (ko) * 2001-06-19 2003-03-29 삼성전자주식회사 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법
KR20030093011A (ko) * 2002-06-01 2003-12-06 주식회사 하이닉스반도체 반도체소자의 전극 형성방법
TW200424343A (en) * 2002-09-05 2004-11-16 Asml Us Inc Low temperature deposition of silicon based thin films by single-wafer hot-wall rapid thermal chemical vapor deposition
JP2008198935A (ja) 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
US7999298B2 (en) 2008-12-30 2011-08-16 Intel Corporation Embedded memory cell and method of manufacturing same
US8927387B2 (en) * 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
CN112038232A (zh) * 2020-08-27 2020-12-04 上海华力集成电路制造有限公司 Sab氮化硅膜制造方法及sab工艺控制模块
US11862554B2 (en) 2021-07-02 2024-01-02 Micron Technology, Inc. Apparatuses and methods of controlling hydrogen supply in memory device

Also Published As

Publication number Publication date
TW473829B (en) 2002-01-21
JP2002110673A (ja) 2002-04-12
KR20020009418A (ko) 2002-02-01
KR100425809B1 (ko) 2004-04-03
US20020039835A1 (en) 2002-04-04

Similar Documents

Publication Publication Date Title
US5656556A (en) Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures
US6492224B1 (en) Buried PIP capacitor for mixed-mode process
US6461957B1 (en) Method of manufacturing semiconductor device
US6342452B1 (en) Method of fabricating a Si3N4/polycide structure using a dielectric sacrificial layer as a mask
JP3436263B2 (ja) 共形ＨリッチＳｉ３Ｎ４層の形成方法
US5930585A (en) Collar etch method to improve polysilicon strap integrity in DRAM chips
US6960531B2 (en) Method of manufacturing electronic device
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
JP2002343962A (ja) 半導体集積回路装置およびその製造方法
US6342450B1 (en) Method of forming insulating spacers in DRAM chips
US6982223B2 (en) Method of manufacturing a semiconductor device
US7060577B2 (en) Method for forming metal silicide layer in active area of semiconductor device
US7297638B2 (en) Method for manufacturing a semiconductor device
US6225170B1 (en) Self-aligned damascene gate with contact formation
US11848361B2 (en) Sacrificial layer for semiconductor process
JP2000058483A (ja) 半導体装置の製造方法
CN100481390C (zh) 用于制造半导体器件的方法
US20060292883A1 (en) Etching of silicon nitride with improved nitride-to-oxide selectivity utilizing halogen bromide/chlorine plasma
US6297089B1 (en) Method of forming buried straps in DRAMs
US20050056615A1 (en) Selective plasma etching process for aluminum oxide patterning
US6344422B1 (en) Method of depositing a BSG layer
US7026250B2 (en) Method for reducing contact resistance of a semiconductor device
US20020119618A1 (en) Method for forming contacts of memory devices using an etch stop layer
KR100559988B1 (ko) 반도체 소자 및 그 제조방법
US7781320B2 (en) Method for fabricating a semiconductor device by considering the extinction coefficient during etching of an interlayer insulating film

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees