CN103107070B

CN103107070B - 半导体装置及制作外延层的方法

Info

Publication number: CN103107070B
Application number: CN201110358501.3A
Authority: CN
Inventors: 廖晋毅; 宣腾竣; 简金城
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-11-14
Filing date: 2011-11-14
Publication date: 2017-11-07
Anticipated expiration: 2031-11-14
Also published as: CN103107070A

Abstract

本发明公开一种半导体装置及制作外延层的方法。该半导体装置包括一半导体基底以及多个晶体管。半导体基底具有至少一宽疏区域(iso region)或称为开放区域(open region)及至少一密集区域(dense region)。多个晶体管分别设置于宽疏区域及密集区域，且各晶体管包括至少一源极/漏极区，其中源极/漏极区均包括一具有底部厚度以及一侧边厚度的第一外延层，且第一外延层的底部厚度实质上大于或等于第一外延层的侧边厚度。

Description

半导体装置及制作外延层的方法

技术领域

本发明涉及一种半导体装置及其制作方法，尤其是涉及一种具有外延层的半导体装置及其外延层的制作方法。

背景技术

随着半导体朝向微细化尺寸的发展，晶体管的栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件中决定电流大小的载流子量减少，进而影响晶体管的效能。因此，提升载流子迁移率以增加MOS晶体管的速度已成为目前半导体技术领域中之一大课题。

在目前已知的技术中，可使用选择性外延成长(selective epitaxial growth，SEG)制作工艺形成应变硅层。例如于栅极形成之后，在源极/漏极预定区域形成一硅锗外延层，其中硅的晶格常数为5.431埃(angstrom，A)，锗的晶格常数为5.646埃，通过硅锗外延层的晶格常数(lattice constant)比硅大，使得硅的带结构(band structure)发生改变，而形成受压挤的应变硅层。应变硅层有助于提供应力于PMOS晶体管的通道区，以改善其载流子迁移率。

此外，由于目前电子产品需同时具有多种不同功能的元件区以符合消费者的多样化需求，且各元件区因规格、特性等需求不同而具有不同的元件图案密度(patterndensity)。为降低微负荷效应(micro-loading effect)造成的制作工艺变异性，可根据元件图案密度分别进行相对应区域的半导体制作工艺例如选择性外延成长制作工艺，然而，此作法将增加生产成本及时间。因此，如何克服微负荷效应以相同半导体制作工艺同时完成具有不同图案密度的元件区的元件实为相关技术者所欲改进的课题。

发明内容

本发明的目的之一在于提供一种具有外延层的半导体装置及其外延层的制作方法，以克服元件图案密度造成的微负荷效应(micro-loading effect)引起的制作工艺变异性。

本发明的一较佳实施例提供一种制作外延层的方法，其步骤如下。提供一半导体基底，且半导体基底具有至少一凹槽。进行一第一选择性外延成长(selective epitaxialgrowth，SEG)制作工艺，在凹槽内形成一第一外延层，其中第一选择性外延成长制作工艺具有一操作压力，且操作压力实质上小于或等于10托耳(torr)。

本发明的一较佳实施例提供一种制作外延层的方法，其步骤如下。提供一半导体基底，且半导体基底具有至少一凹槽。进行一第一选择性外延成长制作工艺，在凹槽内形成一第一外延层，其中第一选择性外延成长制作工艺包括通入一气体，该气体包括二氯硅烷(Dichlorosilane，DCS)、锗烷(GeH₄)以及氯化氢(HCl)等，且二氯硅烷、锗烷以及氯化氢等气体具有一浓度比是(0.5-2.1)∶(1.5-3.3)∶1。

本发明的一较佳实施例提供一种半导体装置，包括一半导体基底以及多个晶体管。半导体基底具有至少一宽疏区域(iso region)或称为开放区域(open region)，以及至少一密集区域(dense region)。多个晶体管分别设置于宽疏区域及密集区域，且各晶体管包括至少一源极/漏极区，其中源极/漏极区均包括一具有一底部厚度以及一侧边厚度的第一外延层，且第一外延层的底部厚度实质上大于或等于第一外延层的侧边厚度。

本发明提供一种低操作压力的选择性外延成长制作工艺以于凹槽内形成底部厚度大于侧边厚度的外延层，并进一步将此低操作压力的选择性外延成长制作工艺运用于半导体基底上具有不同图案密度的多个区域，以同时形成具有底部厚度实质上大于或等于侧边厚度的结构特征的外延层于凹槽中，避免微负荷效应造成的制作工艺变异性，例如避免在宽疏区域的凹槽内形成底部厚度实质上小于侧边厚度的外延层，有助于提升半导体装置电性表现的可靠度。

附图说明

图1至图6绘示了本发明的第一较佳实施例的制作外延层的方法的示意图；

图7至图9绘示了本发明的第二较佳实施例的制作外延层的方法的示意图；

图10绘示了本发明的一较佳实施例的半导体装置的示意图。

主要元件符号说明

10 基底 12 凹槽

14 栅极结构 16 浅沟槽隔离

18 栅极介电层 20 栅极导电层

22 盖层 24 第一间隙壁

26 第一外延层 28 第二外延层

29 通道区 30 源极/漏极掺杂区

32 晶体管 34 第二间隙壁

36 第三外延层 38 鳍状结构

42 宽疏区域 44 密集区域

46 晶体管 48 晶体管

50 栅极结构 52 栅极结构

54 源极/漏极区 56 源极/漏极区

h1 深度

t1，t3，t5 底部厚度

t2，t4，t6 侧边厚度

具体实施方式

为使熟习本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图6。图1至图6绘示了本发明的第一较佳实施例的制作外延层的方法的示意图。如图1所示，提供包括至少一凹槽12的一半导体基底10。半导体基底10可定义有多个区域(图未示)于其上，且各区域具有各自的元件密度(pattern density)。为简化说明，现以形成具有任一元件密度的区域中的一晶体管为例。半导体基底10可包含例如一由砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其他半导体基底材料所构成的基底。半导体基底10可另包括至少一栅极结构14以及至少一浅沟槽隔离16，且凹槽12位于栅极结构14与浅沟槽隔离16之间的主动区域中。栅极结构14包含有一栅极介电层18、一栅极导电层20设置于栅极介电层18上以及一盖层22设置于栅极导电层20上。栅极介电层18可由利用热氧化或沈积等制作工艺所形成的硅氧化物、氮氧化物或介电常数大于4的高介电常数介电层等绝缘材料所构成。栅极导电层20可由多晶硅、金属硅化物或具有特定功函数的金属材料等导电材料所构成。选择性形成的盖层22可由氮化硅、氧化硅或氮氧化硅等介电材料所构成。浅沟槽隔离16可包含硅氧化物等绝缘材料。形成栅极结构14与浅沟槽隔离16的方法为现有该项技术者与通常知识者所熟知，在此不多加赘述。

而形成凹槽12的方法可包括下列步骤：首先，选择性形成一第一间隙壁24于各栅极结构14的侧壁；之后，以已形成的栅极结构14与第一间隙壁24作为掩模进行一蚀刻制作工艺，例如一各向异性的干蚀刻制作工艺，在栅极结构14的两侧的半导体基底10中形成凹槽12。此外，也可混合搭配干、湿蚀刻制作工艺以形成各种形状如桶形(边较直的形状)、六角形、多角形的凹槽12，在后续制作工艺中，形成于此类形状的凹槽12中的外延层将可对通道区提供更大的应力。其中，第一间隙壁24的材料可包括氧化硅或氮化硅等单一薄膜层或复合薄膜层结构，而第一间隙壁24可作为一种临时性的间隙壁(disposable spacer)，因此第一间隙壁24在选择性外延生长制作工艺完成后会被选择性地部分或完全移除，但不以此为限。

为形成品质较佳的外延层于凹槽12中，在进行后续的外延层制作工艺前，可另先进行一预清洗(pre-clean)步骤，例如利用稀释氢氟酸水溶液、或含有硫酸、过氧化氢、与去离子水的SPM混合溶液等清洗液以去除凹槽12表面的不纯物质例如原生氧化物(nativeoxide)层。此外，可再进行一预烤步骤(pre-bake)，例如在通入氢气的腔室中加热半导体基底10，以清除凹槽12表面的原生氧化物层或残留的清洗液。

如图2所示，进行一第一选择性外延成长(selective epitaxial growth，SEG)制作工艺，于凹槽12表面形成一第一外延层26。本较佳实施例的第一选择性外延成长制作工艺包括一操作压力，且操作压力实质上小于或等于10托耳(torr)。例如在操作压力实质上小于或等于10托耳的腔室中，通入一气体包括二氯硅烷(Dichlorosilane，DCS)、锗烷(GeH₄)以及氯化氢(HCl)等以形成第一外延层26于凹槽12内，使得第一外延层26包含有晶格常数不同于半导体基底10的晶格常数的一第一材料，例如包括硅锗(SiGe)。其中，二氯硅烷(DCS)为硅源材料气体，锗烷(GeH₄)为锗源材料气体，而二氯硅烷的浓度比例与锗烷的浓度比例可决定第一材料所包含的一第一锗(Ge)浓度，较佳者，二氯硅烷的浓度比例实质上小于锗烷的浓度比例。此外，氯化氢用来协助第一外延层的选择性形成，以使硅锗外延层只形成于凹槽12表面的硅基底上，而不形成于氧化物或氮化硅等材料构成的浅沟槽隔离16或第一间隙壁24上。较佳者，氯化氢的浓度比例实质上介于二氯硅烷的浓度比例与锗烷的浓度比例之间。在形成第一外延层26的混合气体中，二氯硅烷、锗烷以及氯化氢等气体的浓度比可为(0.5-2.1)∶(1.5-3.3)∶1，以形成具有第一锗浓度是介于20％至30％的第一外延层26。例如在本实施例中，二氯硅烷、锗烷以及氯化氢等气体的较佳浓度比是0.97∶2.2∶1，以形成具有第一锗浓度是25％的第一外延层26，但不以此为限。

值得注意的是，本较佳实施例的第一外延层26包括一底部厚度t1以及一侧边厚度t2，且第一外延层26的底部厚度t1实质上小于凹槽12的一深度h1，也就是说，第一外延层26未完全填满凹槽12。另外，第一外延层26的底部厚度t1实质上大于或等于第一外延层26的侧边厚度t2，亦即底部厚度t1与侧边厚度t2的比值实质上大于或等于1，换句话说，形成于凹槽12底面上的第一外延层26的厚度实质上大于或等于形成于凹槽12侧壁上的第一外延层26的厚度。在本实施例中，底部厚度t1与侧边厚度t2的比值较佳实质上大于或等于1.4。

如图3所示，接下来，进行一第二选择性外延成长制作工艺，于第一外延层26上形成一第二外延层28。本较佳实施例的第二选择性外延成长制作工艺包括一操作压力，且操作压力实质上介于1托耳与10托耳之间。例如同样通入二氯硅烷、锗烷以及氯化氢等气体至形成第一外延层26时所用的同一腔室中以形成第二外延层28于第一外延层26上。其中，第二外延层28包含有晶格常数不同于半导体基底10的晶格常数的一第二材料，例如包括硅锗，且第二外延层28的第二材料的一第二锗浓度实质上大于第一外延层26的第一材料的第一锗浓度，例如具有第二锗浓度36％的第二外延层28。进而使第二外延层28可用以提供栅极结构14下方的通道区29的应力。

此外，如图4所示，第二选择性外延成长制作工艺也可为现场同时掺杂(in-situdoped)离子外延成长制作工艺，因此，当形成第二外延层28时，也可以同时于第二外延层28中掺杂所需的导电型掺质，以形成相对应的一源极/漏极掺杂区30。在本实施例中，第二选择性外延成长制作工艺可为一现场同时掺杂硼离子外延成长制作工艺，例如后续欲形成的晶体管为PMOS晶体管时，当形成含硅锗的第二外延层28时，同时于第二外延层28中注入所需的硼离子，以作为相对应的源极/漏极掺杂区30，此外，也可选择性另进行一退火制作工艺以活化源极/漏极掺杂区30。

值得注意的是，第一外延层26与第二外延层28较佳包含相同种类的材料例如硅锗外延层，但具有不同的成分比例，例如第二外延层28的锗浓度实质上大于第一外延层26的锗浓度。此外，第二外延层28包括导电型掺质例如硼离子，而第一外延层26较佳不包括导电型掺质，第一外延层26设置于第二外延层28与半导体基底10之间，以避免第二外延层28的导电型掺质通过外延层与半导体基底10之间的晶格错位(dislocation)而直接扩散至半导体基底10，造成后续形成的晶体管32的漏电等异常电性表现。另外，本实施例的第一选择性外延成长制作工艺的操作压力实质上小于或等于10托耳，与另一实施例的第一选择性外延成长制作工艺的操作压力实质上等于50托耳相比，本实施例的第二外延层28的一体积实质上大于另一实施例的第二外延层28的一体积，也就是说，本发明的第二外延层28可直接提供通道区29较大的应力。另外，第二外延层28可高于、等于或低于半导体基底10表面。

之后，如图5所示，进行一第三选择性外延成长制作工艺，在第二外延层28上形成一第三外延层36。本较佳实施例的第三选择性外延成长制作工艺包括一操作压力，且操作压力实质上介于1托耳与10托耳之间。例如第三选择性外延成长制作工艺可在形成第一外延层26、第二外延层28时所使用的同一腔室中进行，且关闭锗烷等的锗源气体，以单独通入二氯硅烷等的硅源气体至腔室中以形成第三外延层36于第二外延层28上。

随后如图6所示，在完成第三选择性外延成长制作工艺后，可选择性完全去除或部分去除第一间隙壁24后，再形成一第二间隙壁34。第二间隙壁34可为单一层或多层结构，或可包括衬层(liner)等一起组成。第二间隙壁34的材料可包括高温氧化硅层(hightemperature oxide，HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane，Si₂Cl₆)形成的氮化硅(HCD-SiN)，但不以此为限。在本实施例中，第二间隙壁34未重叠第三外延层36，但不以此为限，第二间隙壁34也可跨设在第三外延层36上，亦即部分重叠第三外延层36。最后再对第三外延层36进行一自行对准金属硅化物(salicide)的制作工艺，至此完成一晶体管32。由于第三外延层36的材料为外延硅，因此第三外延层36可覆盖第二外延层28表面的缺陷，确保在后续进行自行对准金属硅化物(salicide)的制作工艺时，能正确形成金属硅化物层于第三外延层36上。

此外，源极/漏极掺杂制作工艺及选择性外延成长制作工艺施行的顺序，可依晶体管的设计需求而调整。例如在一较佳实施例中，可以栅极结构14及第二间隙壁34作为掩模，对第二外延层28与第三外延层36进行一离子注入制作工艺及退火制作工艺，以形成源极/漏极掺杂区30。而在另一较佳实施例中，更可于形成于凹槽12之前，即对半导体基底10进行一离子注入制作工艺，然后再进行各选择性外延成长制作工艺以形成源极/漏极掺杂区30。

本发明也适用于非平面式晶体管。请参考图7至图9。图7至图9绘示了本发明的第二较佳实施例的制作外延层的方法的示意图。如图7所示，首先提供具有至少一鳍状结构38的半导体基底10。半导体基底10包括多个鳍状结构38以及浅沟槽隔离16。鳍状结构38的材质包含例如砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其他半导体材料。浅沟槽隔离16可由介电材料填满且设置于鳍状结构38之间或由硅覆绝缘(SOI)的底氧化层所构成。

接着形成至少一栅极结构14部分覆盖鳍状结构38，并选择性形成第一间隙壁24于栅极结构14的侧壁，其中栅极结构14的延伸方向与鳍状结构38的延伸方向交错。如图8所示，以一图案化光致抗蚀剂层(图未示)作为掩模进行一蚀刻制作工艺，例如一各向异性的干蚀刻制作工艺，去除部分鳍状结构，以形成凹槽12于栅极结构14的两侧的鳍状结构38中。如图9所示，接着依序进行上述的第一选择性外延成长制作工艺、第二选择性外延成长制作工艺以及第三选择性外延成长制作工艺，以形成上述的第一外延层26、第二外延层28与第三外延层36于凹槽12中，其中第一选择性外延成长制作工艺的操作压力实质上小于或等于10托耳，因此形成的第一外延层26具有底部厚度t1实质上大于或等于其侧边厚度t2。此外，可搭配离子注入制作工艺使第二外延层28包括有源极/漏极掺杂区30。

请参考图10。图10绘示了本发明的一较佳实施例的半导体装置的示意图。如图10所示，半导体基底10包含有不同元件图案密度(pattern density)的至少一宽疏区域(isoregion)42或称为开放区域(open region)，以及至少一密集区域(dense region)44，以及多个晶体管46/48分别设置于宽疏区域42及密集区域44中。各晶体管46/48包括至少一栅极结构50/52以及至少一源极/漏极区54/56，且源极/漏极区54/56分别设置于栅极结构50/52的两侧的半导体基底10中。在本实施例中，源极/漏极区54的开口宽度实质上等于源极/漏极区56的开口宽度，但不以此为限，源极/漏极区54的开口宽度也可实质上大于或小于源极/漏极区56的开口宽度，此外，本发明也适用于定义在相同元件图案密度的区域中，具有不同开口宽度的源极/漏极区，例如本发明适用于在宽疏区域42中各自具有不同开口宽度的多个源极/漏极区54。各栅极结构50/52包含有一栅极介电层18、一栅极导电层20设置于栅极介电层18上以及一盖层22设置于栅极导电层20上。栅极介电层18可由利用热氧化或沈积等制作工艺所形成的硅氧化物、氮氧化物或介电常数大于4的高介电常数介电层等绝缘材料所构成。栅极导电层20可由多晶硅、金属硅化物或具有特定功函数的金属材料等导电材料所构成。选择性形成的盖层22可由氮化硅、氧化硅或氮氧化硅等介电材料所构成。第一间隙壁24选择性设置于栅极结构50/52的侧壁。源极/漏极区54/56均包括以上述的第一选择性外延成长制作工艺、第二选择性外延成长制作工艺以及第三选择性外延成长制作工艺形成的一第一外延层26、一第二外延层28以及一第三外延层36，且宽疏区域42中源极/漏极区54的分布密度实质上小于密集区域44中源极/漏极区56的分布密度。

本较佳实施例的第一选择性外延成长制作工艺包括一操作压力，且操作压力实质上小于或等于10托耳(torr)，使得宽疏区域42与密集区域44中的第一外延层26均分别具有一底部厚度t3/t5以及一侧边厚度t4/t6，且各底部厚度t3/t5实质上大于或等于相对应的各侧边厚度t4/t6，也就是说，在各区域中各底部厚度与各侧边厚度的比值，亦即t3/t4与t5/t6，均实质上大于或等于1，较佳实质上大于或等于1.4。第二外延层28设置于第一外延层26上，第一外延层26与第二外延层28分别包含有晶格常数不同于半导体基底10的晶格常数的一第一材料与一第二材料，且第一材料与第二材料均包括硅锗，其中第一材料的一第一锗浓度实质上小于第二材料的一第二锗浓度。第三外延层36设置于第二外延层28上，且第三外延层36的材料包括硅。

值得注意的是，第一外延层26较佳不包括导电型掺质，而第二外延层28包括对应于晶体管46/48类型的导电型掺质包括N型掺质或P型掺质，例如P型晶体管中第二外延层28具有硼离子，也就是说，部分第二外延层28可作为源极/漏极掺杂区。第一外延层26设置于第二外延层28与半导体基底10之间，使第二外延层28不直接接触半导体基底10，以避免第二外延层28的导电型掺质通过外延层与半导体基底10之间的晶格错位(dislocation)而直接扩散至半导体基底10，造成后续形成的晶体管46/48的漏电等异常电性表现。由于本较佳实施例的第一选择性外延成长制作工艺的操作压力实质上小于或等于10托耳(torr)，即使宽疏区域42及密集区域44分别具有不同的源极/漏极区54/56的分布密度，也就是说，宽疏区域42及密集区域44分别具有不同的源极/漏极区54/56的间距，各第一外延层26的底部厚度t3/t5仍均实质上大于各第一外延层26的侧边厚度t4/t6，以克服现有技术中宽疏区域的第一外延层的底部厚度小于第一外延层的侧边厚度等问题，使本发明的第一外延层26可提供不受微负荷效应(micro-loading effect)影响的较佳阻隔效果。

综上所述，本发明提供一种低操作压力的选择性外延成长制作工艺以于凹槽内形成底部厚度大于侧边厚度的外延层，并进一步将此低操作压力的选择性外延成长制作工艺运用于半导体基底上具有不同图案密度的多个区域，以同时形成具有底部厚度实质上大于或等于侧边厚度的结构特征的外延层于凹槽中，避免微负荷效应造成的制作工艺变异性，例如避免在宽疏区域的凹槽内形成底部厚度实质上小于侧边厚度的外延层，有助于提升半导体装置电性表现的可靠度。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种制作外延层的方法，包括：

提供一半导体基底，且该半导体基底包括至少一凹槽；

进行一第一选择性外延成长(selective epitaxial growth，SEG)制作工艺，在该凹槽内形成一第一外延层，其中该第一选择性外延成长制作工艺包括：

一操作压力，且该操作压力实质上小于或等于10托耳(torr)；以及

通入一气体，该气体包括二氯硅烷(Dichlorosilane,DCS)、锗烷(GeH₄)以及氯化氢(HCl)等，且二氯硅烷、锗烷以及氯化氢等气体具有一浓度比是(0.5-2.1):(1.5-3.3):1，以及

设置一第二外延层于该第一外延层之上，该第一外延层不包括导电型掺质，该第二外延层包括导电型掺质，

其中该第一外延层包括一底部厚度以及一侧边厚度，该底部厚度与该侧边厚度的比值实质上大于或等于1.4。

2.如权利要求1所述的制作外延层的方法，其中该第一外延层之该底部厚度实质上小于该凹槽之一深度。

3.如权利要求1所述的制作外延层的方法，其中该二氯硅烷的一浓度比例实质上小于该锗烷的一浓度比例。

4.如权利要求3所述的制作外延层的方法，其中该氯化氢的一浓度比例实质上介于该二氯硅烷的该浓度比例与该锗烷的该浓度比例之间。

5.如权利要求1所述的制作外延层的方法，其中该第二外延层使通过进行一第二选择性外延成长制作工艺获得的。

6.如权利要求5所述的制作外延层的方法，其中该第一外延层与该第二外延层分别包含有晶格常数不同于该半导体基底的晶格常数的一第一材料与一第二材料。

7.如权利要求6所述的制作外延层的方法，其中该第一材料与该第二材料均包括硅锗。

8.如权利要求7所述的制作外延层的方法，其中该第一外延层具有一第一锗浓度是介于20％至30％。

9.如权利要求8所述的制作外延层的方法，其中该第一材料的一第一锗浓度实质上小于该第二材料的一第二锗浓度。

10.如权利要求6所述的制作外延层的方法，其中另包括进行一第三选择性外延成长制作工艺，在该第二外延层上形成一第三外延层。

11.如权利要求10所述的制作外延层的方法，其中该第三外延层的材料包括硅。

12.一种半导体装置，包括：

半导体基底，包含有至少一宽疏区域(iso region)及至少一密集区域(denseregion)；以及

多个晶体管分别设置于该宽疏区域及该密集区域，且各晶体管包括至少一源极/漏极区，其中各该源极/漏极区均包括具有一底部厚度、一侧边厚度的第一外延层及一第二外延层，其中该第一外延层的各该底部厚度与各该侧边厚度的比值实质上大于或等于1.4，该第二外延层设置于该第一外延层上，该第一外延层不包括导电型掺质，该第二外延层包括导电型掺质，

其中该第一外延层是通过第一选择性外延成长制作工艺获得的，该第一选择性外延成长制作工艺包括：

通入一气体，该气体包括二氯硅烷(Dichlorosilane,DCS)、锗烷(GeH₄)以及氯化氢(HCl)等，且二氯硅烷、锗烷以及氯化氢等气体具有一浓度比是(0.5-2.1):(1.5-3.3):1。

13.如权利要求12所述的半导体装置，其中该第一外延层与该第二外延层分别包含有晶格常数不同于该半导体基底的晶格常数的一第一材料与一第二材料。

14.如权利要求13所述的半导体装置，其中该第一材料与该第二材料均包括硅锗。

15.如权利要求14所述的半导体装置，其中该第一材料的一第一锗浓度实质上小于该第二材料的一第二锗浓度。

16.如权利要求12所述的半导体装置，其中另包括一第三外延层设置于该第二外延层上。

17.如权利要求16所述的半导体装置，其中该第三外延层的材料包括硅。

18.如权利要求12所述的半导体装置，其中各晶体管另包括至少一栅极结构，且该源极/漏极区分别设置于该栅极结构的两侧的该半导体基底中。