JPH0214533A - 薄膜能動素子の製造方法及び液晶素子 - Google Patents
薄膜能動素子の製造方法及び液晶素子Info
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- JPH0214533A JPH0214533A JP16262988A JP16262988A JPH0214533A JP H0214533 A JPH0214533 A JP H0214533A JP 16262988 A JP16262988 A JP 16262988A JP 16262988 A JP16262988 A JP 16262988A JP H0214533 A JPH0214533 A JP H0214533A
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Landscapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は薄膜能動素子の製造方法及び液晶素子に関する
ものである。
ものである。
［従来の技術］
近年平面デイスプレィ等の画像表示素子への応用を目的
とした薄膜能動素子の開発が活発に行われている。多結
晶半導体を用いた薄膜能動素子は非晶質半導体薄膜を用
いた能動素子と比べ高性能・高信頼性等の長所があるが
、製膜に高温を要し、ガラス基板が使用できず、石英基
板等を使用していたため大面積化できないという短所が
ある。そこで、高温プロセスを経ずに多結晶半導体薄膜
を得ることができるレーザー光照射による非晶質半導体
薄膜の結晶化技術の研究・応用が盛んに行われている。
とした薄膜能動素子の開発が活発に行われている。多結
晶半導体を用いた薄膜能動素子は非晶質半導体薄膜を用
いた能動素子と比べ高性能・高信頼性等の長所があるが
、製膜に高温を要し、ガラス基板が使用できず、石英基
板等を使用していたため大面積化できないという短所が
ある。そこで、高温プロセスを経ずに多結晶半導体薄膜
を得ることができるレーザー光照射による非晶質半導体
薄膜の結晶化技術の研究・応用が盛んに行われている。
第３図は従来のコプレナー型ＴＰＴの断面図である。
第３図を参照しながら従来のレーザー多結晶化半導体薄
膜能動素子の製造方法をコプレナー型薄膜トランジスタ
を例にとって説明する。基板ＺＩ上にパッシベーション
膜２２、非晶質半導体層を積層し、レーザー光照射納品
化を行いバターニングし多結晶半導体層２４を形成、そ
のＬに低抵抗半導体層２５、ソース電極、ドレイン電極
２６を形成する。ここで多結晶半導体層２４のチャンネ
ル部３０をエツチングし膜厚を減少させる。薄膜トラン
ジスタ（ＴＰＴ）の半導体層を薄化することによってト
ランジスタ特性が向上することは一般に知られており、
低抵抗半導体層２５ＸＭ膜時にプラズマによりダメージ
を受けた半導体層上層を除去する意味からも、ここでチ
ャンネル部３０をエツチング薄化することは重要な工程
である。さらにゲート絶縁膜２７を堆積し、その上にゲ
ート電極２８を形成、ゲート絶縁膜にコンタクトホール
２３をあけ、画素電極２９を形成する。
膜能動素子の製造方法をコプレナー型薄膜トランジスタ
を例にとって説明する。基板ＺＩ上にパッシベーション
膜２２、非晶質半導体層を積層し、レーザー光照射納品
化を行いバターニングし多結晶半導体層２４を形成、そ
のＬに低抵抗半導体層２５、ソース電極、ドレイン電極
２６を形成する。ここで多結晶半導体層２４のチャンネ
ル部３０をエツチングし膜厚を減少させる。薄膜トラン
ジスタ（ＴＰＴ）の半導体層を薄化することによってト
ランジスタ特性が向上することは一般に知られており、
低抵抗半導体層２５ＸＭ膜時にプラズマによりダメージ
を受けた半導体層上層を除去する意味からも、ここでチ
ャンネル部３０をエツチング薄化することは重要な工程
である。さらにゲート絶縁膜２７を堆積し、その上にゲ
ート電極２８を形成、ゲート絶縁膜にコンタクトホール
２３をあけ、画素電極２９を形成する。
［発明の解決しようとする課題］
前述のようにチャンネル部３０をエツチング薄化する工
程は重要な工程であるが、一方きわめてむずかしく不安
定な工程でもある。従来このエツチングは時間管理で行
っていたが、この方法ではガス圧力の微妙な変化等のエ
ツチング条件によってエツチング速度が変化するため、
同一時間でのエツチング量は必ずしも一定でなく、エツ
チング量にしばしば過不足を生じ、表示画面に影響を及
ばずという欠点があった。
程は重要な工程であるが、一方きわめてむずかしく不安
定な工程でもある。従来このエツチングは時間管理で行
っていたが、この方法ではガス圧力の微妙な変化等のエ
ツチング条件によってエツチング速度が変化するため、
同一時間でのエツチング量は必ずしも一定でなく、エツ
チング量にしばしば過不足を生じ、表示画面に影響を及
ばずという欠点があった。
［課題を解決するだめの手段］
（１）構成の表示
本発明は前述の課題を解決すべくなされたものであり、
非晶質半導体層にレーザー光を照射して多結晶半導体層
を形成しパターン化したのち、該多結晶半導体層の膜厚
をエツチングにより減する工程を含む薄膜能動素子の製
造方法において、多結晶半導体薄膜パターン化時に非晶
質層にもパターンを形成し、該パターンとして残された
非晶質層を多結晶半導体薄膜エツチング時の目安として
用いることを特徴とする薄膜能動素子の製造方法を提供
するものである。
非晶質半導体層にレーザー光を照射して多結晶半導体層
を形成しパターン化したのち、該多結晶半導体層の膜厚
をエツチングにより減する工程を含む薄膜能動素子の製
造方法において、多結晶半導体薄膜パターン化時に非晶
質層にもパターンを形成し、該パターンとして残された
非晶質層を多結晶半導体薄膜エツチング時の目安として
用いることを特徴とする薄膜能動素子の製造方法を提供
するものである。
（２）構成の詳細説明
以下本発明を図面に従って詳細に説明する。
第１図は本発明にかかるコプレナー型ＴＰＴの製造の手
順を示す断面図である。第１図において、ｌは基板、２
はパッシベーション膜、３は非晶質半導体層、４は多結
晶半導体層、５は低抵抗半導体層、６はソース電極、ド
レイン電極、７はゲート絶縁膜、８はゲート電極、９は
画素電極、１０はコンタクトホールである。
順を示す断面図である。第１図において、ｌは基板、２
はパッシベーション膜、３は非晶質半導体層、４は多結
晶半導体層、５は低抵抗半導体層、６はソース電極、ド
レイン電極、７はゲート絶縁膜、８はゲート電極、９は
画素電極、１０はコンタクトホールである。
本発明に係る薄膜能動素子は、第１図の（ａ）〜（ｄ）
の手順で製造される。第２図は本発明にかかる薄膜能動
素子が形成されている平面デイスプレィの画面の平面図
である。第２図において１５は薄膜能動素子形成領域で
ある。製造手順において、第２図の（ａ）は第１図のｆ
ｂｌに、第２図の（ｂｌ は第１図の（ｃ）に対応する
。
の手順で製造される。第２図は本発明にかかる薄膜能動
素子が形成されている平面デイスプレィの画面の平面図
である。第２図において１５は薄膜能動素子形成領域で
ある。製造手順において、第２図の（ａ）は第１図のｆ
ｂｌに、第２図の（ｂｌ は第１図の（ｃ）に対応する
。
以下、第１図、第２図に従って説明する。
まず、ガラス、セラミック、プラスチック等の基板ｌ上
に Ｓｉｎ、５ｉＯＮ等のパッシベーション膜２、Ｓｉ
、Ｇｅ等の非晶質半導体層３を積層し必要部分にレーザ
ー照射を行い多結晶化する（第１図（ａ））多結晶半導
体層４をフォトリソグラフィーによりパターン化する際
同時に基板の周辺部等レーザー照射を受けていない任意
の位１ｎに非晶質半導体層３の一部分にもパターンを形
成する６多結晶半導体層４と該パターンとして残された
非晶質半導体層３の上に低抵抗半導体層５、電極材料を
積層し、更にソース電極。
に Ｓｉｎ、５ｉＯＮ等のパッシベーション膜２、Ｓｉ
、Ｇｅ等の非晶質半導体層３を積層し必要部分にレーザ
ー照射を行い多結晶化する（第１図（ａ））多結晶半導
体層４をフォトリソグラフィーによりパターン化する際
同時に基板の周辺部等レーザー照射を受けていない任意
の位１ｎに非晶質半導体層３の一部分にもパターンを形
成する６多結晶半導体層４と該パターンとして残された
非晶質半導体層３の上に低抵抗半導体層５、電極材料を
積層し、更にソース電極。
ドレイン電極６を形成し、これをマスクに低抵抗半導体
層の不要部分をエツチングする。第１図の（ｂｌでは、
これらの低抵抗半導体層等をエツチングした後、非晶質
半導体層３のみが残っている。さらにひき続いてエツチ
ングを行い多結晶半導体層の膜厚を減する（第１図 （
Ｃ））。このとき、非晶質半導体層３のパターンをエツ
チングの目安として用いることができる。通常非晶質半
導体は多結晶半導体よりエツチング速度が大きいので、
非晶質部分のパターンのエツチング終点でエツチングを
終了させれば、エツチング速度の差に相当する分の多結
晶半導体層４を残すことができる。また、目安とする非
晶質半導体層３のパターンを小パターンの集合とするこ
とにより、非晶質部分のエツチング終点を早め、多結晶
半導体層４の残り膜厚を大きくすることができる。
層の不要部分をエツチングする。第１図の（ｂｌでは、
これらの低抵抗半導体層等をエツチングした後、非晶質
半導体層３のみが残っている。さらにひき続いてエツチ
ングを行い多結晶半導体層の膜厚を減する（第１図 （
Ｃ））。このとき、非晶質半導体層３のパターンをエツ
チングの目安として用いることができる。通常非晶質半
導体は多結晶半導体よりエツチング速度が大きいので、
非晶質部分のパターンのエツチング終点でエツチングを
終了させれば、エツチング速度の差に相当する分の多結
晶半導体層４を残すことができる。また、目安とする非
晶質半導体層３のパターンを小パターンの集合とするこ
とにより、非晶質部分のエツチング終点を早め、多結晶
半導体層４の残り膜厚を大きくすることができる。
さらにゲート絶縁膜７を堆積しゲート電極８を形成する
。その後、ゲート絶縁膜７にコンタクトホール１０をあ
け、画素電極９を形成する。
。その後、ゲート絶縁膜７にコンタクトホール１０をあ
け、画素電極９を形成する。
もっとも、この画素電極９はドレイン電極形成前に形成
するようにすることもできる。
するようにすることもできる。
この外、遮光層、カラーフィルター、キャパシタ等公知
の構造を形成してもよい。以上、コプレナー型ＴＰＴに
ついて説明したが、本発明は逆スタガー型ＴＰＴ等の半
導体層パターン形成後に半導体層の膜厚を減するような
製造工程を含む薄膜能動素子ならどんなものにも同様に
適用できる。
の構造を形成してもよい。以上、コプレナー型ＴＰＴに
ついて説明したが、本発明は逆スタガー型ＴＰＴ等の半
導体層パターン形成後に半導体層の膜厚を減するような
製造工程を含む薄膜能動素子ならどんなものにも同様に
適用できる。
本発明では、エツチング材は半導体の材質によって適宜
選択すればよく、その半導体の上記の多結晶半導体層４
のような多結晶半導体薄膜と上記の非晶質半導体層３の
ような非晶質半導体薄膜との間でそのエツチング速度に
差があるもの、特にその差が大きいものを選択して使用
すればよい６ 本発明では半導体としてシリコンを使用することが好ま
しく、エツチング材としては、ＣＦ、、ＳＦ、等のフッ
素ラジカルを生ずる気体を用いてドライエツチングをす
ることが好ましい。
選択すればよく、その半導体の上記の多結晶半導体層４
のような多結晶半導体薄膜と上記の非晶質半導体層３の
ような非晶質半導体薄膜との間でそのエツチング速度に
差があるもの、特にその差が大きいものを選択して使用
すればよい６ 本発明では半導体としてシリコンを使用することが好ま
しく、エツチング材としては、ＣＦ、、ＳＦ、等のフッ
素ラジカルを生ずる気体を用いてドライエツチングをす
ることが好ましい。
また、本発明でいう非晶質半導体層とは完全な非晶質構
造を有するものだけではなく粒径が５０ ｎｍ未満の微
細な結晶粒子が含まれるいわゆる微結晶半導体薄膜をも
含むものである。本発明の非晶質半導体層としては非晶
質シリコン膜が最適なものであるが非晶質ゲルマニウム
等の他の非晶質半導体薄膜にも適用できる。また、本発
明に係る薄膜能動素子を有する基板と対向電極を有する
基板との間に液晶を封入して液晶素子をつくることがで
きる。
造を有するものだけではなく粒径が５０ ｎｍ未満の微
細な結晶粒子が含まれるいわゆる微結晶半導体薄膜をも
含むものである。本発明の非晶質半導体層としては非晶
質シリコン膜が最適なものであるが非晶質ゲルマニウム
等の他の非晶質半導体薄膜にも適用できる。また、本発
明に係る薄膜能動素子を有する基板と対向電極を有する
基板との間に液晶を封入して液晶素子をつくることがで
きる。
［実施例］
以下、第１図、第２図を参照しながら本発明のコプレナ
ー型ＴＰＴの実施例を示す。
ー型ＴＰＴの実施例を示す。
ガラス基板上にプラズマＣＶＤ法により酸化シリコン２
００ ｎｍによるパッシベーション膜、その上に非晶質
シリコン３００ ｎｍによる非晶質半導体層を積層した
。次いでアルゴンイオンレーザ−ビームを基板に照射し
、非晶質シリコンの結晶化を行った。
００ ｎｍによるパッシベーション膜、その上に非晶質
シリコン３００ ｎｍによる非晶質半導体層を積層した
。次いでアルゴンイオンレーザ−ビームを基板に照射し
、非晶質シリコンの結晶化を行った。
結晶化は基板の移動とレーザービームの走査を連携して
行い、位置定めの余裕をみるため多結晶半導体層のパタ
ーンとして必要な部分より大きめに結晶化した。多結晶
半導体層のバターニングをフォトリソグラフィによって
行った。
行い、位置定めの余裕をみるため多結晶半導体層のパタ
ーンとして必要な部分より大きめに結晶化した。多結晶
半導体層のバターニングをフォトリソグラフィによって
行った。
この際基板周辺部の非晶質部分にも目視で十分エツチン
グ終点が確認できる程度の大きさのパターンを形成した
。続いて低抵抗半導体層としてリンドープアモルファス
シリコン（ｎ“ａ−３ｉ １を １０１） ｒ＋ｍプラ
ズマＣＶＤ法により堆積し、その上にＡＩを ５００
ｎｍ蒸着した。このＡＩをバターニングしてソース電極
、ドレイン電極を形成した後、このＡ１をマスクに使用
してｎ”ａ−３ｉのエツチングを行った。ｎゝａ−３ｉ
のエツチング終点の後もエツチングを続は多結晶シリコ
ンの膜厚を減少させた。この際非晶質シリコンのパター
ンのエツチング終点をもってエツチング終了とした。
グ終点が確認できる程度の大きさのパターンを形成した
。続いて低抵抗半導体層としてリンドープアモルファス
シリコン（ｎ“ａ−３ｉ １を １０１） ｒ＋ｍプラ
ズマＣＶＤ法により堆積し、その上にＡＩを ５００
ｎｍ蒸着した。このＡＩをバターニングしてソース電極
、ドレイン電極を形成した後、このＡ１をマスクに使用
してｎ”ａ−３ｉのエツチングを行った。ｎゝａ−３ｉ
のエツチング終点の後もエツチングを続は多結晶シリコ
ンの膜厚を減少させた。この際非晶質シリコンのパター
ンのエツチング終点をもってエツチング終了とした。
さらに、ゲート絶縁膜として５ｉＯＮ膜をプラズマＣＶ
Ｄ法によって２５０ ｎｍ堆積し、その上に ＡＩを６
００ ｎｒｎ蒸着し、バターニングし、ゲート電極を形
成した。次いで、ゲート絶縁膜にコンタクトホールなあ
け、Ｔ Ｔ Ｏ（Ｉｎ−０ｓ〜ＳｎＯ□） １００ ｎ
ｍによる画素電極をリフトオフ法で形成した。この結果
、多結晶半導体層のエツチング薄化工程における不良品
の発生率を従来の約３０％から５％以下に減少させるこ
とができた。
Ｄ法によって２５０ ｎｍ堆積し、その上に ＡＩを６
００ ｎｒｎ蒸着し、バターニングし、ゲート電極を形
成した。次いで、ゲート絶縁膜にコンタクトホールなあ
け、Ｔ Ｔ Ｏ（Ｉｎ−０ｓ〜ＳｎＯ□） １００ ｎ
ｍによる画素電極をリフトオフ法で形成した。この結果
、多結晶半導体層のエツチング薄化工程における不良品
の発生率を従来の約３０％から５％以下に減少させるこ
とができた。
［発明の効果］
本発明は、多結晶半導体層の膜厚薄化工Ｆ？のエツチン
グ終点を決定する目安を与え、この工程を安定化するこ
とにより、エツチング量のばらつきによる不良品の発生
率を低減するものである。本発明においては基板内に目
安が作り込まれるため、特別にモニター用基板を用いる
ことなくその場観察によりエツチング時間を管理するこ
とができ、エツチング条件の微妙な変化、゛１６導体層
の膜厚のロット間ばらつきにも対応できる。更に目安の
非晶質部分のパターンを微細パターンの集合体とするこ
とにより見かけ上エツチング終点が早まるため、多結晶
半導体層の残り膜厚の微調整が可能であるという効果も
認められる。
グ終点を決定する目安を与え、この工程を安定化するこ
とにより、エツチング量のばらつきによる不良品の発生
率を低減するものである。本発明においては基板内に目
安が作り込まれるため、特別にモニター用基板を用いる
ことなくその場観察によりエツチング時間を管理するこ
とができ、エツチング条件の微妙な変化、゛１６導体層
の膜厚のロット間ばらつきにも対応できる。更に目安の
非晶質部分のパターンを微細パターンの集合体とするこ
とにより見かけ上エツチング終点が早まるため、多結晶
半導体層の残り膜厚の微調整が可能であるという効果も
認められる。
第１図は本発明に係るコプレナー型ＴＰＴの製造の手順
を示す断面図である。第２図は本発明に係るＴＰＴが形
成されている平面デイスプレィの平面図である。第３図
は従来のコプレナー型ＴＰＴの断面図である。 市 図
を示す断面図である。第２図は本発明に係るＴＰＴが形
成されている平面デイスプレィの平面図である。第３図
は従来のコプレナー型ＴＰＴの断面図である。 市 図
Claims (2)
- （１）非晶質半導体層にレーザー光を照射して多結晶半
導体層を形成しパターン化したのち、該多結晶半導体層
の膜厚をエッチングにより減する工程を含む薄膜能動素
子の製造方法において、多結晶半導体薄膜パターン化時
に非晶質層にもパターンを形成し、該パターンとして残
された非晶質層を多結晶半導体薄膜 エッチング時の目安として用いることを特徴とする薄膜
能動素子の製造方法。 - （２）第１項記載の薄膜能動素子を有する液晶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16262988A JP2638942B2 (ja) | 1988-07-01 | 1988-07-01 | 薄膜能動素子の製造方法及び液晶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16262988A JP2638942B2 (ja) | 1988-07-01 | 1988-07-01 | 薄膜能動素子の製造方法及び液晶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214533A true JPH0214533A (ja) | 1990-01-18 |
| JP2638942B2 JP2638942B2 (ja) | 1997-08-06 |
Family
ID=15758244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16262988A Expired - Lifetime JP2638942B2 (ja) | 1988-07-01 | 1988-07-01 | 薄膜能動素子の製造方法及び液晶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638942B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8512916B2 (en) | 2008-03-31 | 2013-08-20 | Hoya Corporation | Photomask blank, photomask, and method for manufacturing photomask blank |
| CN110289310A (zh) * | 2019-06-29 | 2019-09-27 | 厦门市三安集成电路有限公司 | 晶体管、栅极结构及其制备方法 |
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1988
- 1988-07-01 JP JP16262988A patent/JP2638942B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2638942B2 (ja) | 1997-08-06 |
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