JPH02215134A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 短絡欠陥の発生を防止するための自己整合型の薄膜トラ
ンジスタマトリクスの製造方法に関し、機械的・物理的
なストレスによるゲート絶縁膜の亀裂発生を防止し得る
薄膜トランジスタの製造方法を提供することを目的とし
、 透明絶縁性基板上に形成されたチャネル保護膜の表面に
、下層のゲート電極に自己整合したレジスト膜を形成し
、該レジスト膜をマスクとして前記チャネル保護膜の露
出部を除去し、その除去部分に露出する動作半導体層上
にソース電極とドレイン電極を対向して形成する薄膜ト
ランジスタの製造において、前記レジスト膜の両側壁部
を所望量除去して、前記チャネル保護膜の両側縁部を露
出させ、この露出したチャネル保護膜上を含めて前記動
作半導体層の露出面上にオーミックコンタクト層とソー
ス及びドレイン電極の導電膜を積層した後、前記レジス
ト膜を用いたリフトオフ法を施して前記ソースおよびド
レイン電極を形成する構成とする。

〔産業上の利用分野〕

本発明は、短絡欠陥の発生を防止するための自己整合型
の薄膜トランジスタマトリクスの製造方法に関する。

液晶表示装置は低消費電力、軽量、カラー表示可能など
の特徴を有することから、ポケットテレビ、情報端末用
の表示装置として商品化され、広範な市場を得つつある
。特に大容量で鮮明な階調表示が可能な薄膜トランジス
タ駆動のアクティブマトリクス型液晶表示装置に関して
は、一部実用化されるとともに、現在盛んに開発が進め
られている。

この薄膜トランジスタマトリクスは、各画素に薄膜トラ
ンジスタが付加されている。従ってこれを製造するには
、数万個から数十万個に及ぶトランジスタを、無欠陥か
つ高歩留りで作成できること、そして低コストであるこ
とが必要である。

更に、情報端末用として用いる場合には、−個の点欠陥
であっても、誤情報と読み取られる可能性があるため、
無欠陥であることの要求はより厳しいものがある。

〔従来の技術〕

従来の薄膜トランジスタマトリクスの製造方法を第２図
（ａ）〜（ｅ）および第３図により説明する。

第２図（ａ）に見られるように、ガラス基板１上にゲー
ト電極Ｇを形成する。次いで同図（ｂ）に示す如く、プ
ラズマ化学気相成長（Ｐ−ＣＶＤ）法により、ゲート絶
縁膜２、動作半導体層３、チャネル保護膜４を形成する
。

次いで同図（Ｃ）に示す如く、上記チャネル保護膜４上
に塗布したレジスト膜に、ゲート電ｆｆＡＧをマスクと
して矢印で示すように背面露光を施し、ゲート電極Ｇに
位置整合したレジスト膜５を形成する。

次いで同図（ｄ）に示すように、このレジスト膜５をマ
スクとして、チャネル保護膜４の露出部をエツチング除
去する。

次いで上記レジスト膜５を残したまま、オーミックコン
タクトＮ６、ソース・ドレインの電極膜７を成膜した後
、レジスト膜５を除去するとともに、その上に付着した
オーミックコンタクト層６と電極膜７をリフトオフして
、ソース及びドレイン電極Ｓ、Ｄを形成し、第３図に示
す薄膜トランジスタが完成する。

以上述べた如〈従来の製造方法は、ゲート電極Ｇに位置
整合したレジスト膜５を形成し、このレジスト膜５をマ
スクとするエツチングとリフトオフを行なうことにより
、チャネル保護膜４とソース、ドレイン電極Ｓ、Ｄを、
このレジスト膜５に自己整合し且つ相互に反転パターン
として形成する。

そのため従来の製造方法は、チャネル保護膜４とソース
、ドレイン電極Ｓ、Ｄは位置ずれを生じることはなく、
しかもこれらを形成するためのフォトマスクを必要とし
ないという利点を有する。

しかし、上記一連の工程で薄膜トランジスタを製造した
場合、チャネル保護膜４をエツチングするためのレジス
ト膜と、リフトオフのレジスト膜が同一であるため、リ
フトオフ後にチャネル保護膜４とソース、ドレイン電極
Ｓ、Ｄとの間に、微細な隙間８ができ、この隙間８が存
在することにより、ゲート絶縁膜２に機械的ストレスま
たは物理的ストレスが生じて、ゲート絶縁膜２に亀裂が
生じ、その結果ゲート電極Ｇとソース、ドレイン電極Ｓ
、Ｄ間が短絡し、表示欠陥を発生する原因となっていた
。

〔発明が解決しようとする課題〕

従って、表示欠陥の発生を防止するには、薄膜トランジ
スター完成後の機械的ストレス・物理的ストレスが生じ
ても、ゲート絶縁膜２に亀裂が発生しないようにするこ
とが必要である。

そこで本発明は、機械的・物理的なストレスによるゲー
ト絶縁膜の亀裂発生を防止することを目的とする。

〔課題を解決するための手段〕

本発明は、絶縁性基板上にゲート電極、ゲート絶縁膜、
チャネル保護膜を形成し、その上に上記ゲート電極に自
己整合して形成したレジスト膜をマスクとして、上記チ
ャネル保護膜の露出部を除去し、次いで、上記レジスト
膜の少なくともチャネル方向の寸法を減じた後、ソース
・ドレイン電掻層を成膜し、これの不要部をリフトオフ
法により除去してソース、ドレイン電極を形成すること
を特徴とする。

〔作　用〕

上述したように、レジスト膜の大きさをチャネル保護膜
エツチング後に小さ（することにより、ソース・ドレイ
ンの電掻層の形成工程では、チャネル保護膜の端部が露
出している。そのため、ソース、ドレイン電極の端部は
チャネル保護膜の端部上に重なる構造となり、従来のよ
うにチャネル保護膜の端面とソース、ドレイン電極の端
面とを突き合わせた構造とはならないので、両者間に隙
間はできない。

従って機械的ストレス・物理的ストレスが生じても、ゲ
ート絶縁膜に亀裂が発生しにくくなり、短絡欠陥の発生
が減少する。

〔実　施　例〕

以下本発明の一実施例を第１図（ａ）〜（松を参照して
説明する。

〔第１図（ａ）参照〕 ガラス基板１上に約８０ｎｍの厚さのＴｉ膜をスパッタ
リング法により成膜し、これの不要部を除去してゲート
電極Ｇを形成する。

〔同図（ｂ）参照〕

次いでＰ−ＣＶＤ法により、ゲート絶縁膜として厚さ約
３０ｎｍのＳｉＮ膜２、動作半導体層として厚さ約１ｏ
ｎＩＩＩのａ−３ｉ層３、チャネル保護膜として厚さ約
ＩｏｎｓのＳｉＯ□膜４を成膜する。

〔同図（Ｃ）参照〕

全面にフォトレジストを塗布し、これに上記ゲート電極
Ｇをマスクとして、矢印で示すように背面露光を施して
、ゲート電極Ｇに位置整合したレジスト膜５を形成する
。

〔同図（ｄ）参照〕

次いで上記レジスト膜５をマスクとして、５ｔＯｔ膜４
の露出部を除去する。

〔同図（ｅ）参照〕

この後、ソース、ドレインの電極の形成に先立って、上
記レジスト膜５に等方性エツチングを施す。エツチング
法としては例えば、レジスト膜のアッシングの条件、即
ち、酸素（０２）ガスを流量約５０ｓｃｃｍ程流して、
約５Ｐａ程の圧力に制御したＯｘ雰囲気中で、高周波（
ＲＦ）パワーを約３００Ｗ加えて、プラズマ・エツチン
グを等方性エツチング条件とし、レジスト膜５の露出し
た全表面を所望量エツチングする。本実施例ではこのエ
ツチング量を約１μｍとした。

なお、このエツチングは必ずしも等方性エツチングでな
くてもよい。例えば、レジスト膜のチャネル長方向の両
側壁面のみを、イオンビーム・エツチング法によって、
所望量除去してもよく、要は、この後のソース、ドレイ
ン電極形成工程で、ソース、ドレイン電極を形成する側
のチャネル保護膜の端部が露出するように、レジスト膜
表面を一部除去すればよい。

〔同図（ｆ）参照〕

このようにレジスト膜５の寸法を減した後、オーミック
コンタクト層としてｎ”ａ−３ｉ層６を約３０ｎ…の厚
さに、ソース・ドレインの電極膜としてＴｉ膜７を約１
１００ｎの厚さに成膜する。

本実施例では、レジスト膜５の寸法を減じているので、
ｎ”ａ−３ｉ層６とＴｉ膜７を成膜する際に、チャネル
保護膜４はチャネル長方向の両側部が露出している。そ
のためｎ″ａ−３ｉ層６とＴｉ膜７は、その端部が上記
露出したチャネル保護膜４の端部上に重なり合うように
成膜される。

従って本実施例では、従来のようにチャネル保護膜とソ
ース・ドレイン電極膜間に隙間を生じることがない。

〔同図（匂参照〕

次いで上記レジスト膜５を除去するとともに、その上に
付着したＴｉ膜７とｎ”ａ−５ｉＮ６をリフトオフして
、ソース、ドレイン電極Ｓ、Ｄを形成し、本実施例によ
る薄膜トランジスタが完成する。

図示したように本実施例により作成した薄膜トランジス
タは、チャネル保護膜４とソース１　ドレイン電極Ｓ、
Ｄ間に隙間が生じないので、機械的・物理的ストレスが
生じても、ゲート絶縁膜Ｇに亀裂が入ることがなくなり
、短絡不良の発生が大幅に減少する。

なお、本実施例では、チャネル保護膜エッチグ後にプラ
ズマエツチング工程を追加するのみであり、製造工程が
複雑化するおそれはない。

〔発明の効果〕

以上説明したように、本発明によれば、チャネル保護膜
のエツチング後に、レジスト膜の形状を小さくする事に
より、チャネル保護膜とソース。

ドレイン電極との間に隙間が発生することを防止でき、
機械的ストレス・物理的ストレスが生じても、ゲート絶
縁膜に亀裂が発生しにくくなり、短絡欠陥の発生が減少
する。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明一実施例の製造工程説明
図、 第２図（ａ）〜（ｅ）は従来のＴＰＴの製造方法の説明
図、 第３図は従来のＴＰＴの問題点説明図である。 図において、 １は絶縁性基板（ガラス基板）、２はゲート絶縁膜（Ｓ
ｉＮ膜）、３は動作半導体層、４はチャネル保護膜（Ｓ
ｉｎ、膜）、５はレジスト膜、６はオーミックコンタク
ト層、７はソース・ドレインの電極膜、８は隙間、Ｇは
ゲート電極、Ｓ、　　Ｄはソース、ドレイン電極を示す
。 本発明一実施例の緩速工程説明図 ｊ１１図 （その２　） 本発明−Ｘ施例の製造１１１説明図 第 図 （そのｌ 従来のＴ Ｆ Ｔの！遣方法の説明図 第２図 ８隙間 従 来 の の 問 題 点 説 明 図 第 図

Claims (1)

1. 【特許請求の範囲】 透明絶縁性基板（１）上に形成されたチャネル保護膜（
   ４）の表面に、下層のゲート電極（Ｇ）に自己整合した
   レジスト膜（５）を形成し、該レジスト膜（５）をマス
   クとして前記チャネル保護膜（４）の露出部を除去し、
   その除去部分に露出する動作半導体層（３）上にソース
   電極（Ｓ）とドレイン電極（Ｄ）を対向して形成する薄
   膜トランジスタの製造において、 前記レジスト膜（５）の両側壁部を所望量除去して、前
   記チャネル保護膜（４）の両側縁部を露出させ、この露
   出したチャネル保護膜上を含めて前記動作半導体層（３
   ）の露出面上にオーミックコンタクト層（６）とソース
   及びドレイン電極の導電膜（７）を積層した後、前記レ
   ジスト膜（５）を用いたリフトオフ法を施して前記ソー
   スおよびドレイン電極（Ｓ、Ｄ）を形成することを特徴
   とする薄膜トランジスタの製造方法。