JPH02125626A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH02125626A JPH02125626A JP63279623A JP27962388A JPH02125626A JP H02125626 A JPH02125626 A JP H02125626A JP 63279623 A JP63279623 A JP 63279623A JP 27962388 A JP27962388 A JP 27962388A JP H02125626 A JPH02125626 A JP H02125626A
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アクティブマトリクス型液晶表示装置に関し、ソース電
極Ｓ、ドレイン電極りと保護膜との間に隙間を生じない
ようにすることを目的とし、透明絶縁性基板上に、ゲー
ト電極、ゲート絶縁膜、動作半導体層を形成した後、そ
の上に第１の絶縁膜と第２の絶縁膜とを積層し、次いで
その上に前記ゲート電極と位置整合したレジスト膜を形
成し、該レジスト膜をマスクとして前記第２の絶縁膜の
露出部を除去し、更にサイドエッチを行い、次いで上記
レジスト膜をマスクとして異方性エツチング法により第
１の絶縁膜の露出部を除去し、次いで、飛来粒子の回り
込みのある成膜法でコンタク）ｊｆｆｌを成膜し、その
上に金属膜を積層する工程を含む構成する。
極Ｓ、ドレイン電極りと保護膜との間に隙間を生じない
ようにすることを目的とし、透明絶縁性基板上に、ゲー
ト電極、ゲート絶縁膜、動作半導体層を形成した後、そ
の上に第１の絶縁膜と第２の絶縁膜とを積層し、次いで
その上に前記ゲート電極と位置整合したレジスト膜を形
成し、該レジスト膜をマスクとして前記第２の絶縁膜の
露出部を除去し、更にサイドエッチを行い、次いで上記
レジスト膜をマスクとして異方性エツチング法により第
１の絶縁膜の露出部を除去し、次いで、飛来粒子の回り
込みのある成膜法でコンタク）ｊｆｆｌを成膜し、その
上に金属膜を積層する工程を含む構成する。
本発明は、アクティブマトリクス型液晶表示装置に関す
る。
る。
近年、ボケッ）ＴＶからＯＡ用端゛末機器にに至るまで
、フルカラー表示が可能な平面型デイスプレィが求めら
れている。しかしながら数１０万個のＴＰＴが無欠陥で
一枚のガラス基板上で動作する必要があり、ＴＰＴの各
電極間の短絡を減少できる製造方法の開発が急務となっ
ている。
、フルカラー表示が可能な平面型デイスプレィが求めら
れている。しかしながら数１０万個のＴＰＴが無欠陥で
一枚のガラス基板上で動作する必要があり、ＴＰＴの各
電極間の短絡を減少できる製造方法の開発が急務となっ
ている。
第３図に従来のＴＰＴの製造方法を示す。
同図（ａ）に見られるように、透明絶縁性基板１上に厚
さ約８００人のＴｉ膜からなるゲート電極Ｇを形成した
後、化学気相成長（Ｐ−ＣＶＤ）法により、ゲート絶縁
膜として厚さ約３０００人のＳｉＮ膜２、動作半導体層
として厚さ約ｌ０００人のａ−３ｉ層３．保３Ｉ絶縁膜
として厚さ約１４００人のＳｉＯ□膜４．密着層として
厚さ約５０人のａ−３ｉ層５を連続成膜する。
さ約８００人のＴｉ膜からなるゲート電極Ｇを形成した
後、化学気相成長（Ｐ−ＣＶＤ）法により、ゲート絶縁
膜として厚さ約３０００人のＳｉＮ膜２、動作半導体層
として厚さ約ｌ０００人のａ−３ｉ層３．保３Ｉ絶縁膜
として厚さ約１４００人のＳｉＯ□膜４．密着層として
厚さ約５０人のａ−３ｉ層５を連続成膜する。
次いで同図（ｂ）に示すように、全面にレジストを塗布
し、上記ゲート電極Ｇをマスクとして透明絶縁性基板１
の裏面より露光し、ゲート電極Ｇ上のみにレジスト膜６
を形成する。
し、上記ゲート電極Ｇをマスクとして透明絶縁性基板１
の裏面より露光し、ゲート電極Ｇ上のみにレジスト膜６
を形成する。
次いで同図（Ｃ）に見られる如く、上記レジスト膜６を
マスクとして、ａ−３ｉ層５．ＳｉＯ□膜４の露出部を
エツチング除去する。
マスクとして、ａ−３ｉ層５．ＳｉＯ□膜４の露出部を
エツチング除去する。
次いで同図（ｄ）に示すように、ソース・ドレイン電極
材料として、厚さ約３００人のｎ″ ａ−３ｉ層７（コ
ンタクト層）と、厚さ約１０００人のＴｉ膜８（金属膜
）を連続成膜する。
材料として、厚さ約３００人のｎ″ ａ−３ｉ層７（コ
ンタクト層）と、厚さ約１０００人のＴｉ膜８（金属膜
）を連続成膜する。
次いで同図（ｅ）に示すように、リフトオフ法によりゲ
ート電極Ｇ上層のｎ’ａ−５ｉ層７．Ｔｉ膜８を除去す
る。
ート電極Ｇ上層のｎ’ａ−５ｉ層７．Ｔｉ膜８を除去す
る。
次いで同図（［）に示す如く、素子分離のためのレジス
ト膜９を形成する。
ト膜９を形成する。
次いで同図（ｇ）に示すように、上記レジスト膜９をマ
スクとしてｎ″ ａ−３ｉ膜７．Ｔｉ１Ｑ８をエッチン
グし、ソース電極３及びドレイン電ｊｇＡＤヲ形成する
。
スクとしてｎ″ ａ−３ｉ膜７．Ｔｉ１Ｑ８をエッチン
グし、ソース電極３及びドレイン電ｊｇＡＤヲ形成する
。
〔発明が解決しようとする課題］
第３図（ｇ）に示すように、従来の製造法では、ソース
Ｓ、ドレイン電極りと保護膜のＳｉＯ□膜４との間に隙
間Ａが生じる。そのため、基板上に積層された各種の膜
のストレスの違い、或いは、ＴＰＴ全体を第２の保護膜
（例えばポリイミド膜）で覆う場合、ポリイミドと他の
膜との密着力の違いにより隙間への部分に力が加わって
、クランクが生じ易くなり、ソース・ドレインとゲート
間の耐圧が低下し、短絡が発生する問題がある。また隙
間Ａの部分でａ−３ｉ層３が後工程中のエツチング時に
エツチング剤に侵されることがあり、ＴＰＴの特性を低
下させる問題がある。
Ｓ、ドレイン電極りと保護膜のＳｉＯ□膜４との間に隙
間Ａが生じる。そのため、基板上に積層された各種の膜
のストレスの違い、或いは、ＴＰＴ全体を第２の保護膜
（例えばポリイミド膜）で覆う場合、ポリイミドと他の
膜との密着力の違いにより隙間への部分に力が加わって
、クランクが生じ易くなり、ソース・ドレインとゲート
間の耐圧が低下し、短絡が発生する問題がある。また隙
間Ａの部分でａ−３ｉ層３が後工程中のエツチング時に
エツチング剤に侵されることがあり、ＴＰＴの特性を低
下させる問題がある。
本発明は、ソース電極Ｓ。ドレイン電極りと保護膜との
間に隙間を生じないようにすることを目的とする。
間に隙間を生じないようにすることを目的とする。
透明絶縁性基板上に形成したゲート電極、ゲート絶縁膜
、動作半導体層上に成膜する保護絶縁膜として、第１の
絶縁膜とその上に第２の絶縁膜を積層する。
、動作半導体層上に成膜する保護絶縁膜として、第１の
絶縁膜とその上に第２の絶縁膜を積層する。
次いでその上に上記ゲート電極に自己整合したレジスト
膜を形成する。
膜を形成する。
次いでこのレジスト膜をマスクとして上記第２の絶縁膜
の露出部を除去し、更に、サイドエツチングを所望量進
行させる。この工程は等方性工。
の露出部を除去し、更に、サイドエツチングを所望量進
行させる。この工程は等方性工。
チング法をやや過剰に行なうことにより、あるいは、直
進性のあるエツチング法により露出部を除去した後、等
方性エッチングを施すことによっても実行できる。
進性のあるエツチング法により露出部を除去した後、等
方性エッチングを施すことによっても実行できる。
次いで、上記レジスト膜をマスクとする異方性エツチン
グ法により、第１の絶縁膜をエッチングする。
グ法により、第１の絶縁膜をエッチングする。
これにより、上層の第２の絶縁膜は下層の第１の絶縁膜
より小さく、従って、下層の第１の絶縁膜は周縁部を露
呈し、断面形状は階段状に形成される。
より小さく、従って、下層の第１の絶縁膜は周縁部を露
呈し、断面形状は階段状に形成される。
次いで、回り込みのある成膜法により、コンタクト層を
形成し、その上に金属膜を形成する。
形成し、その上に金属膜を形成する。
このコンタクト層と金属層は、後工程でパターニングさ
れてソース・ドレイン電極となるのであるが、上記回り
込みのある成膜法に、より成膜したコンタクト層は、端
部が第１の絶縁膜の周縁部の上にかぶさるように形成さ
れるので、保護絶縁膜とソース・ドレイン電極との間に
隙間を生じることはない。
れてソース・ドレイン電極となるのであるが、上記回り
込みのある成膜法に、より成膜したコンタクト層は、端
部が第１の絶縁膜の周縁部の上にかぶさるように形成さ
れるので、保護絶縁膜とソース・ドレイン電極との間に
隙間を生じることはない。
この後は通常の製造工程に従って進めてよい。
上述の如く本発明では、ソース・ドレイン電橋と保護絶
縁ＩＩりとの間に隙間がなくなるので、クラックが生じ
にくくなり、耐圧の低下等のＴＰＴ特性の劣化がなくな
る。
縁ＩＩりとの間に隙間がなくなるので、クラックが生じ
にくくなり、耐圧の低下等のＴＰＴ特性の劣化がなくな
る。
以下本発明の一実施例を図面を参照しながら説明する。
第１図（ａ）〜（ｆ）は本実施例を製造工程の順に示す
要部断面図で、ＴＦＴ部の平面配置を示す第２図のＩ−
■矢視部断面を示す。
要部断面図で、ＴＦＴ部の平面配置を示す第２図のＩ−
■矢視部断面を示す。
図中、ｌは透明絶縁性基板としてのガラス基板、Ｇは例
えばＴｉ膜（厚さ約８０ｎｍ）からなるゲート電極、２
はゲート絶縁膜としてのＳｉＮ膜（厚さ約３００ｎｍ）
、３は動作半導体層としてのａ −Ｓ ｉ ［２（厚さ
約４０ｎｍ）、４は第１および第２の絶縁膜４′、４”
からなる保護絶縁膜で、」二足４゛は第１の絶縁膜とし
ての５ｉｚｚｌｅ（厚さ約１０１００ｎ、４”は第２の
絶縁膜としてのＳｉＮ膜（厚さ約４０ｎｍ）、６は上記
ゲート電極Ｇに自己整合的に形成されたレジスト膜、７
はコンタクト層としてのｎ’ａ−３ｉ膜（厚さ約３０ｎ
ｍ）、Ｂはソース・ドレイン電極を形成するための金属
膜としてのＴｉ膜（厚さ約１０１００ｎである。
えばＴｉ膜（厚さ約８０ｎｍ）からなるゲート電極、２
はゲート絶縁膜としてのＳｉＮ膜（厚さ約３００ｎｍ）
、３は動作半導体層としてのａ −Ｓ ｉ ［２（厚さ
約４０ｎｍ）、４は第１および第２の絶縁膜４′、４”
からなる保護絶縁膜で、」二足４゛は第１の絶縁膜とし
ての５ｉｚｚｌｅ（厚さ約１０１００ｎ、４”は第２の
絶縁膜としてのＳｉＮ膜（厚さ約４０ｎｍ）、６は上記
ゲート電極Ｇに自己整合的に形成されたレジスト膜、７
はコンタクト層としてのｎ’ａ−３ｉ膜（厚さ約３０ｎ
ｍ）、Ｂはソース・ドレイン電極を形成するための金属
膜としてのＴｉ膜（厚さ約１０１００ｎである。
まず第１図（ａ）に示す如く、ガラス基板ｌ上にゲート
電極Ｇを形成した後、ガラス基板１上全面にＳｉＮ膜２
．ａ−３ｉ層３，５ｉＯｚ膜４’、ＳｉＮ膜４゛をプラ
ズマ化学気相成長（Ｐ−ＣＶＤ）法により積層する。次
いでその上にポジ型のレジストを塗布し、ゲート電極Ｇ
をマスクとしてガラス基板１の裏面より紫外線を照射し
て、図示したようにゲート電極Ｇに位置整合したレジス
ト膜６を形成する。
電極Ｇを形成した後、ガラス基板１上全面にＳｉＮ膜２
．ａ−３ｉ層３，５ｉＯｚ膜４’、ＳｉＮ膜４゛をプラ
ズマ化学気相成長（Ｐ−ＣＶＤ）法により積層する。次
いでその上にポジ型のレジストを塗布し、ゲート電極Ｇ
をマスクとしてガラス基板１の裏面より紫外線を照射し
て、図示したようにゲート電極Ｇに位置整合したレジス
ト膜６を形成する。
次いで第１図（ｂ）に示す如く、上記レジスト膜６をマ
スクとして、ＣＦ、（四弗化炭素）とＯＸ （酸素）
の混合ガスを反応ガスとして用いたドライエッチング法
により、ＳｉＮ膜４“をややオーバーエツチングになる
程度にエツチングし、ＳｉＮ膜４′′の露出部を除去す
るのみでなく、サイドエツチングを進行させ、図示の如
く側壁部を所望量除去する。
スクとして、ＣＦ、（四弗化炭素）とＯＸ （酸素）
の混合ガスを反応ガスとして用いたドライエッチング法
により、ＳｉＮ膜４“をややオーバーエツチングになる
程度にエツチングし、ＳｉＮ膜４′′の露出部を除去す
るのみでなく、サイドエツチングを進行させ、図示の如
く側壁部を所望量除去する。
次いで第１図（Ｃ）に示す如く、Ｓｉｎ、膜４“をドラ
イエツチング法などの異方性エツチング法を用いて露出
部を除去し、上層の５ｉＮｌ１４”と下層のＳｉＯ□膜
４゛との断面形状を階段状に形成する。
イエツチング法などの異方性エツチング法を用いて露出
部を除去し、上層の５ｉＮｌ１４”と下層のＳｉＯ□膜
４゛との断面形状を階段状に形成する。
次いで上記レジスト膜６を残したまま、Ｐ−ＣＶＤ法に
より、コンタクト層としてｎ”ａ−３ｉ層７．金属膜と
してＴｉ膜８を積層する。本工程においてｎ″ａ−３ｉ
層７は飛来粒子の回り込みを生じる成膜法で形成するこ
とにより、ＳｉＮ膜４゛が５ｉｎ２膜４゛より小さいこ
とにより形成された、レジスト膜６とＳｉＯ□膜４“と
の間の凹部にも飛来粒子が付着し、この結果、ｎ″ａ
＝ＳｉＳｉＯ２部はＳｉＯ□膜４°の端部の上にかぶさ
った形状に形成される。
より、コンタクト層としてｎ”ａ−３ｉ層７．金属膜と
してＴｉ膜８を積層する。本工程においてｎ″ａ−３ｉ
層７は飛来粒子の回り込みを生じる成膜法で形成するこ
とにより、ＳｉＮ膜４゛が５ｉｎ２膜４゛より小さいこ
とにより形成された、レジスト膜６とＳｉＯ□膜４“と
の間の凹部にも飛来粒子が付着し、この結果、ｎ″ａ
＝ＳｉＳｉＯ２部はＳｉＯ□膜４°の端部の上にかぶさ
った形状に形成される。
次いで第１図（ｄ）に示す如く、リフトオフ法によリレ
ジス１〜膜６の上に付着したｎ”ａ−３ｉ層７とＴｉ膜
８を除去する。
ジス１〜膜６の上に付着したｎ”ａ−３ｉ層７とＴｉ膜
８を除去する。
次いで第１図（ｆ）に示す如く、素子形成領域上を被覆
するレジスト膜９を形成する。
するレジスト膜９を形成する。
次いで第１図（樽に示す如く、上記レジスト膜９をマス
クとしてＴｉ膜８．ｎ″ａ−３ｉ層７．およびａ−３ｉ
層３の露出部をエツチング除去した後、レジスト膜９を
剥離する。
クとしてＴｉ膜８．ｎ″ａ−３ｉ層７．およびａ−３ｉ
層３の露出部をエツチング除去した後、レジスト膜９を
剥離する。
以上で本実施例によるＴＰＴが完成する。
本実施例で作製したＴＰＴは、保護絶縁膜を二重構造に
して、上層の保護膜（第１の絶縁膜）４′。
して、上層の保護膜（第１の絶縁膜）４′。
をオーバーエツチングしておき、その後、ｎ″ａ−３ｉ
層７をＰ−ＣＶＤ法により成膜すると、下層の保護膜（
第２の絶縁膜）４°の端部上にも付着するので、保護絶
縁膜４とソース電ＦｉＡｓ、 ドレイン電極りとの間
に隙間が生じることがない。
層７をＰ−ＣＶＤ法により成膜すると、下層の保護膜（
第２の絶縁膜）４°の端部上にも付着するので、保護絶
縁膜４とソース電ＦｉＡｓ、 ドレイン電極りとの間
に隙間が生じることがない。
以上説明した如く本発明によれば、第１の絶縁膜の端部
上にｎ″ａ−３ｉ層が形成されるため、従来問題であっ
たＳｉｎ、膜のような保護膜との間の隙間がなくなるた
め、クラック等に起因する耐圧低下や短絡不良が減少す
る。また製造工程としては保護絶縁膜を二重構造にし、
上部保護膜。
上にｎ″ａ−３ｉ層が形成されるため、従来問題であっ
たＳｉｎ、膜のような保護膜との間の隙間がなくなるた
め、クラック等に起因する耐圧低下や短絡不良が減少す
る。また製造工程としては保護絶縁膜を二重構造にし、
上部保護膜。
即ち第２の絶縁膜をオーバーエツチングする工程を付加
するだけで実行できるので、レジストパタニング回数は
従来と同じであり、製造工程および作業を複雑化するこ
とはない。
するだけで実行できるので、レジストパタニング回数は
従来と同じであり、製造工程および作業を複雑化するこ
とはない。
第１図（ａ）〜（「）および第２図は本発明一実施例の
説明図、 第３図（ａ）〜（ｇ）は従来の問題点説明図である。 図において、ｌは透明絶縁性基板（ガラス基板）、２は
りルート絶縁膜（ＳｉＮ膜）、３は動作半導体層にＡ
３４層）、４は保護絶縁膜、４°は第１の絶縁膜（Ｓｉ
ｎ２膜）、４°°は第２の絶縁膜（ＳｉＮ膜）、６．９
はレジスト膜、７はコンタクト層（ｎ″ａ−Ｓｉ層）、
８は金属膜（Ｔｉ膜）、Ｇはゲート電極を示す。 、（引）ｔ５θ耳−１岬−才色イＰＪ 段ｅｇ と２１
第１図（υ２ン 本発−−大鎚例敲θ屑の 第２図 従わ凋〃臭討θＪ！図 第３図（グ／１２）
説明図、 第３図（ａ）〜（ｇ）は従来の問題点説明図である。 図において、ｌは透明絶縁性基板（ガラス基板）、２は
りルート絶縁膜（ＳｉＮ膜）、３は動作半導体層にＡ
３４層）、４は保護絶縁膜、４°は第１の絶縁膜（Ｓｉ
ｎ２膜）、４°°は第２の絶縁膜（ＳｉＮ膜）、６．９
はレジスト膜、７はコンタクト層（ｎ″ａ−Ｓｉ層）、
８は金属膜（Ｔｉ膜）、Ｇはゲート電極を示す。 、（引）ｔ５θ耳−１岬−才色イＰＪ 段ｅｇ と２１
第１図（υ２ン 本発−−大鎚例敲θ屑の 第２図 従わ凋〃臭討θＪ！図 第３図（グ／１２）
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板（１）上に、ゲート電極（Ｇ）、ゲート
絶縁膜（３）、動作半導体層（４）を形成した後、 その上に第１の絶縁膜（４′）と第２の絶縁膜（４″）
とを積層し、次いでその上に前記ゲート電極（Ｇ）と位
置整合したレジスト膜（６）を形成し、該レジスト膜（
６）をマスクとして前記第２の絶縁膜（４″）の露出部
を除去し、更にサイドエッチを行い、次いで上記レジス
ト膜（６）をマスクとして異方性エッチング法により第
１の絶縁膜（４′）の露出部を除去し、 次いで、飛来粒子の回り込みのある成膜法でコンタクト
層（７）を成膜し、その上に金属膜（８）を積層する工
程を含むことを特徴とする薄膜トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279623A JPH02125626A (ja) | 1988-11-04 | 1988-11-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279623A JPH02125626A (ja) | 1988-11-04 | 1988-11-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125626A true JPH02125626A (ja) | 1990-05-14 |
Family
ID=17613559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279623A Pending JPH02125626A (ja) | 1988-11-04 | 1988-11-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103704A (ja) * | 2006-09-22 | 2008-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009027122A (ja) * | 2007-06-20 | 2009-02-05 | Sony Corp | 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置 |
| US7838351B2 (en) | 2007-06-20 | 2010-11-23 | Sony Corporation | Thin film transistor manufacturing method, thin film transistor and display device using the same |
-
1988
- 1988-11-04 JP JP63279623A patent/JPH02125626A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103704A (ja) * | 2006-09-22 | 2008-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009027122A (ja) * | 2007-06-20 | 2009-02-05 | Sony Corp | 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置 |
| US7838351B2 (en) | 2007-06-20 | 2010-11-23 | Sony Corporation | Thin film transistor manufacturing method, thin film transistor and display device using the same |
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