JPH0887033A

JPH0887033A - アクティブマトリクス表示装置の製造方法

Info

Publication number: JPH0887033A
Application number: JP22219394A
Authority: JP
Inventors: Tomomasa Ueda; 知正上田; Mitsushi Ikeda; 光志池田; Yutaka Onozuka; 豊小野塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-16
Filing date: 1994-09-16
Publication date: 1996-04-02
Anticipated expiration: 2016-12-10
Also published as: JP3238020B2

Abstract

(57)【要約】【目的】少ないマスク工程で、歩留まりの高い生産性
のよいアクティブマトリクス液晶表示装置の製造方法を
提供すること。【構成】絶縁性基板上にゲ−ト電極及びゲ−ト取り出
し電極を形成する工程と、全面に絶縁膜、半導体薄膜及
び金属膜を順次形成する工程と、第１のレジストパタ−
ンをマスクとして用いて、前記金属膜をパタ−ニングす
る工程と、第１のレジストパタ−ン及びパタ−ニングさ
れた前記金属膜の少なくとも一方をマスクとして用い
て、前記半導体薄膜及び絶縁膜をパタ−ニングし、前記
ゲ−ト取り出し電極を露出させる工程と、全面に透明導
電膜を形成する工程と、第２のレジストパタ−ンをマス
クとして用いて、前記透明導電膜をパタ−ニングして画
素電極を形成する工程と、及び前記第２のレジストパタ
−ン及び前記画素電極の少なくとも一方をマスクとして
用いて、前記金属膜パタ−ンの露出する部分を除去する
工程とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示装置に係り、特に、製造工程を低減し、低コス
トで高歩留まりを実現したアクティブマトリクス液晶表
示装置の製造方法に関する。

【０００２】

【従来の技術】エレクトロルミネッセンス、発光ダイオ
ード、プラズマ、液晶等の表示デバイスは、表示部の薄
型化が可能であり、テレビ、計測機器、事務機器、コン
ピュータ等の表示装置への発展が期待されている。これ
らの中で薄膜のトランジスタのスイッチング素子マトリ
クスアレイを用いた液晶表示装置は、フルカラー化や低
消費電力化が可能であるため、特に多様な用途への適用
が考えられている。

【０００３】かかる液晶表示装置に用いられるスイッチ
ングトランジスタの材料としては、結晶、多結晶、アモ
ルファス状態のＳｉ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が用い
られている。この中でも多結晶半導体やアモルファス半
導体は、低温プロセスの薄膜技術が適用可能なため、ガ
ラス基板等の比較的低温で取り扱うことの必要な基板上
にもスイッチングトランジスタのアクティブマトリクス
素子を形成することができることから、低価格で大面積
の表示装置の量産を可能にしている。

【０００４】図１４に、活性層にアモルファスシリコン
（ａ−Ｓｉ）膜を用いた従来のアクティブマトリクス液
晶表示装置の製造方法の一例を示す。まず、図１４
（ａ）に示すように、ガラス基板のような透光性絶縁基
板１０１上にＳｉＯ_x 等からなるアンダ−コ−ト層１０
２がスパッタ法で形成され、このアンダ−コ−ト層１０
２の上に設けられたＣｒやＭｏ−Ｔａ合金のような高融
点金属層がパータニングされてゲート電極１０３及びそ
の取り出し部となるパッド部１０４が形成される。この
ゲート電極１０３は、ＳｉＮ_x 、ＳｉＯ_x 等のゲート絶
縁膜１０５で覆われ、この絶縁膜１０５上のゲート電極
１０３上に位置するところに、活性層１０６としてａ−
Ｓｉ膜が形成され、更にオーミックコンタクト層１０７
としてｎ⁺ ａ−Ｓｉ膜が積層され、所定のパターンに形
成されている（図１４（ｂ））。

【０００５】次に、図１４（ｃ）に示すように、画素電
極１０８となるＩＴＯ等の透明導電膜を所定のパターン
に形成する。更に、図１４（ｄ）に示すように、パッド
部１０４等のゲート電極１０３の取り出し部のゲート絶
縁膜１０５をエッチング除去する。ｎ⁺ ａ−Ｓｉ膜上に
は所定距離をおいてソース電極１０９ａ，ドレイン電極
１０９ｂが形成され、これらソース電極１０９ａ及びド
レイン電極１０９ｂをマスクとして用いてソース電極１
０９ａ，ドレイン電極１０９ｂ間のｎ⁺ ａ−Ｓｉ層がエ
ッチング除去され、ＴＦＴが形成される（図１４
（ｅ）) 。更に耐久性を上げるために、ＳｉＮ_x 等の保
護膜１１０をＴＦＴ上に堆積し、パッド部１０４等の電
極取り出し部の保護膜を除去し（図１４（ｆ）) 、アク
ティブマトリクス液晶表示装置が完成する。

【０００６】しかし、以上説明したアクティブマトリク
ス液晶表示装置の製造方法では、マスク工程が多く（６
回）、低コストのアクティブマトリクス液晶表示装置が
提供できない。また、ｎ⁺ ａ−Ｓｉ層１０７をエッチン
グ除去する際に、ａ−Ｓｉ層１０６もエッチングされて
しまうため、ａ−Ｓｉ層１０６の膜厚を厚くしなければ
ならない。一般的には２００〜３００ｎｍ程度のａ−Ｓ
ｉ膜１０６を用いているが、このように厚い膜では、膜
形成プロセスに時間がかかり生産性が低くなる問題や、
ｎ⁺ ａ−Ｓｉ層のエッチング工程の管理が複雑になると
いう問題があった。

【０００７】これに対して、特公平６−１８２１５号公
報に開示されているような方法がある。この方法による
と、絶縁性基板上に、ゲート電極を選択的に形成し、ゲ
ート電極取り出し部の一部をマスクして、ゲート絶縁
膜、ａ−Ｓｉ膜、ｎ⁺ ａ−Ｓｉ膜、金属膜を連続して堆
積する。次に、ａ−Ｓｉ膜、ｎ⁺ ａ−Ｓｉ膜、金属膜
を、ほぼ同一形状にパタ−ニングし、その後、透明導電
膜を全面に堆積し、この透明電極を、画素電極を兼ねる
ソース電極とドレイン電極配線の形状にパターニング
し、前記金属膜とｎ⁺ ａ−Ｓｉ膜を、透明導電膜パタ−
ンをマスクの一部として用いて選択的に除去し、アクテ
ィブマトリクス液晶表示装置が完成する。

【０００８】このようなアクティブマトリクス液晶表示
装置の製造方法では、ゲート取り出し電極を金属マスク
等でマスクして、ゲート絶縁膜、ａ−Ｓｉ膜、ｎ⁺ ａ−
Ｓｉ膜、金属膜を連続して堆積しなければならない。そ
のため、金属マスク等の膜の剥離が生じたりし、歩留ま
りが低下するという問題があった。特に、１枚の基板か
ら多数のアクティブマトリクス液晶表示装置を取り出す
場合は、基板の中央部にも金属マスクを設置しなければ
ならず、歩留まりの低下が著しかった。

【０００９】また、金属マスクの代わりにレジスト等を
用いる方法（リフトオフ）もあるが、ゲート絶縁膜、ａ
−Ｓｉ膜、ｎ⁺ ａ−Ｓｉ膜を堆積する際には、基板温度
を上げなければならないため、一般的なレジストを使用
することは出来ず、仮に堆積中の基板温度を下げて（〜
１３０℃）も、リフトオフ工程ではリフトオフした膜等
の再付着が起こるなど、歩留まりが低下するという問題
があった。

【００１０】

【発明が解決しようとする課題】このように、従来のア
クティブマトリクス液晶表示装置の製造方法では、歩留
まりが悪く、低コストのアクティブマトリクス液晶表示
装置が提供できないという問題があった。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、少ないマスク工程で、
歩留まりの高い、生産性の高いアクティブマトリクス液
晶表示装置の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、絶縁基板上に形成した画素電極をマトリ
クスアレ−状に配列した信号線及び走査線で選択したス
イッチングトランジストで駆動するアクティブマトリク
ス表示装置の製造方法であって、前記絶縁性基板上にゲ
−ト電極及びゲ−ト取り出し電極を形成する工程と、全
面に絶縁膜、半導体薄膜及び金属膜を順次形成する工程
と、第１のレジストパタ−ンをマスクとして用いて、前
記金属膜をパタ−ニングする工程と、第１のレジストパ
タ−ン及びパタ−ニングされた前記金属膜の少なくとも
一方をマスクとして用いて、前記半導体薄膜及び絶縁膜
をパタ−ニングし、前記ゲ−ト取り出し電極を露出させ
る工程と、全面に透明導電膜を形成する工程と、第２の
レジストパタ−ンをマスクとして用いて、前記透明導電
膜をパタ−ニングして画素電極を形成する工程と、前記
第２のレジストパタ−ン及び前記画素電極の少なくとも
一方をマスクとして用いて、前記金属膜パタ−ンの露出
する部分を除去する工程とを具備することを特徴とする
アクティブマトリクス表示装置の製造方法を提供する。

【００１３】

【作用】本発明の方法では、第１のレジストパタ−ンを
マスクとして用いて、金属膜をパタ−ニングするととも
に、それに引き続いて、第１のレジストパタ−ン及び金
属膜パタ−ンの少なくとも一方をマスクとして用いて、
半導体薄膜及び絶縁膜をパタ−ニングし、ゲ−ト取り出
し電極を露出させている。そのため、マスク工程は、３
回で済み、従来の製造工程の６回のマスク工程から、大
幅に減少することが出来る。従って、本発明によれば、
歩留まりよく、低コストでアクティブマトリクス液晶表
示装置を得ることが可能である。

【００１４】

【実施例】以下、本発明の種々の実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
係るアクティブマトリクス液晶表示装置の製造工程を示
す断面図である。先ず、ガラス基板のような透光性絶縁
基板上１１上にスパッタ法やＣＶＤ法等でＳｉＯ_x 膜１
２をコーティングする。次に、ＣｒやＭｏ−Ｔａ合金の
ような高融点金属を堆積した後、パターニングし、ゲー
ト電極１３、補助容量電極１４、ゲ−ト取り出し電極１
５を形成する（図１（ａ））。

【００１５】次いで、これら電極１３，１４，１５が形
成された構造の上に、真空を破ること無くプラズマＣＶ
Ｄ法で３００ｎｍの厚さのＳｉＮ_x 膜１６、３００ｎｍ
の厚さのａ−Ｓｉ膜１７、及び３００ｎｍの厚さのｎ⁺
ａ−Ｓｉ膜１８を堆積する。ＳｉＮx 膜１６は、ピンホ
ール等による層間ショートを防止するため、２回に分け
て堆積してもよい。また、上層と下層のＳｉＮ_x の膜質
を変化させてもよい。更に、Ｍｏ等からなる金属膜１９
をスパッタ法で堆積した後、レジストパタ−ン２０を形
成し、これをマスクとして用いて、金属膜１９をパタ−
ニングする（図１（ｂ））。

【００１６】続けて、レジストパタ−ン２０を残した状
態で、ｎ⁺ ａ−Ｓｉ膜１８、ａ−Ｓｉ膜１７、ゲート絶
縁膜であるＳｉＮ_x １６を、同一の形状にパターニング
する。この時、画素部周辺のゲ−ト電極の取り出し部分
のｎ⁺ ａ−Ｓｉ膜１８、ａ−Ｓｉ膜１７、ゲート絶縁膜
であるＳｉＮx 膜１６もエッチング除去され、その結
果、ゲ−ト取り出し電極１５が露出する。その後、レジ
ストパタ−ンを除去する（図１（ｃ））。

【００１７】次に、ＩＴＯ等の透明導電膜２１をスパッ
タ法で１５０ｎｍの厚さ堆積し、この透明導電膜２１を
レジストパタ−ン２２をマスクとして用いて、画素電極
の形状にパターニングする（図２（ａ））。更に、薄膜
トランジスタのソース・ドレイン間のＭｏからなる金属
膜１９の部分、及びｎ⁺ ａ−Ｓｉ膜１８を、画素電極上
にレジストパタ−ンを残したまま、画素電極とほぼ同一
形状に選択的に除去し（図２（ｂ））、最後にレジスト
パタ−ン２１を除去する（図２（ｃ））。

【００１８】以上、３回のマスク工程でアクティブマト
リクス液晶表示装置が得られる。以下、以上の製造工程
の主要な工程について詳細に説明する。Ｍｏ等からなる
金属膜１９、ｎ⁺ ａ−Ｓｉ膜１８、ａ−Ｓｉ膜１７、及
びゲート絶縁膜であるＳｉＮ_x 膜１６を連続的にパター
ニングする工程では、まずレジストをホトリソグラフィ
−により所定の形状に加工し、得られたレジストパタ−
ンをマスクとして用いて、最上層のＭｏを燐酸、酢酸、
硝酸の混合液でエッチングする。この時、レジスト端か
ら１μｍ程度サイドエッチングするようにエッチング時
間を調整するとよい。

【００１９】次に、同レジストパターンを残したまま、
ｎ⁺ ａ−Ｓｉ膜１８からＳｉＮ_x 膜１６までをＣＦ₄ 系
やＳＦ₆ 系のガスを主体としたリアクティブイオンエッ
チング（ＲＩＥ）によりエッチングする。この際、レジ
スト端からサイドエッチングが起こらないように、エッ
チング時の圧力を５Ｐａ以下にするとよい。更に、ｎ⁺
ａ−Ｓｉ膜からＳｉＮ_x 膜１６までの端面にテーパーを
形成するには、Ｏ₂ 等をエッチングガスに加え、レジス
トをアッシュバックさせながらエッチングすればよい。

【００２０】また、上記実施例では、レジストパタ−ン
２０を残したまま、ｎ⁺ ａ−Ｓｉ膜１８からＳｉＮ_x 膜
１６までをエッチングしたが、ＲＩＥで変質したレジス
トパタ−ン２０は、レジスト剥離工程で完全には剥離さ
れず、残渣が残り、不良の原因となることがある。これ
を避けるために、図３に示すように、最上層のＭｏ膜１
９をパタ−ニングした後、レジストパタ−ン２０を剥離
除去し、Ｍｏ膜パタ−ン１９をマスクとして用いて、ｎ
⁺ ａ−Ｓｉ膜１８からＳｉＮ_x 膜１６までをエッチング
してもよい。

【００２１】この時、ＲＩＥによる金属膜のエッチング
を避けるために、金属としてＣｒやＴｉ等を用いてもよ
い。また、レジストパタ−ン２０を残したまま、ｎ⁺ ａ
−Ｓｉ膜１８からＳｉＮ_x 膜１６までのエッチング工程
を開始し、例えばＲＩＥにおけるエッチングガスにＯ₂
を加え、エッチング中にレジストパタ−ン２０をも同時
にアッシング除去してもよい。

【００２２】透明導電膜を画素電極の形状にパターニン
グし、金属膜１９、ｎ⁺ ａ−Ｓｉ膜１８を、画素電極を
マスクの一部として用いて選択的に除去する工程では、
まずＩＴＯ上に塗布されたレジストをホトリソグラフィ
−により所定の形状に加工し、得られたレジストパタ−
ンをマスクとして用いて、ＩＴＯを王水系のエッチング
液でエッチングする。

【００２３】続けて、Ｍｏ膜１９を燐酸、酢酸、硝酸の
混合液でエッチング除去する。更に、レジストパタ−ン
２２を残したまま、ＣＦ₄ 系のガスを主体としたＲＩＥ
により、ｎ⁺ ａ−Ｓｉ膜をエッチングする。この時、製
造上の制約により、ａ−Ｓｉ膜１７を５０ｎｍ程度エッ
チングして、エッチングを終了する。また、上記方法で
は、Ｍｏ膜１９のエッチング時に、Ｍｏ膜１９がＩＴＯ
膜２１の端部よりもサイドエッチングされるため、王水
系のエッチング液を調整することによって、ＩＴＯ膜２
１、Ｍｏ膜１９を連続的にテーパー状にエッチングする
こともできる。また、Ｍｏ膜１９及びｎ⁺ ａ−Ｓｉ膜１
８をＲＩＥにより連続的にエッチングしてもよい。

【００２４】上記実施例では、ｎ⁺ ａ−Ｓｉ膜１８のエ
ッチングまでレジストパタ−ン２２を残しているが、Ｍ
ｏ膜１９からＳｉＮ_x 膜１６までのエッチングと同様
に、図４に示すように、ＩＴＯ膜２１のエッチング後に
レジストパタ−ン２２を除去し、ＩＴＯ膜２１をマスク
として用いて、その後のエッチングを続けてもよいし、
あるいはＭｏ膜１９のエッチング後にレジストパタ−ン
２２を除去してもよい。

【００２５】図５、６、７、８は、本実施例の画素部の
平面図を示す。図５は補助容量を持たない構造、図６は
補助容量電極を持たせた構造、図７は前段のゲート電極
を補助容量電極として用いた構造である。図７に示すよ
うに、ＩＴＯ膜のマスクパターンは、下層のゲート線と
の交差部では信号線のマスクパターンよりも細くしなけ
ればならないが、交差部以外は図８に示すように、信号
線パターンを覆うようにしてもよい。このような構造に
することによって、信号線材料からの液晶中への汚染物
の拡散が軽減できる。当然、ゲート電極上にＩＴＯパタ
ーンを残してもよい。ゲート電極上にＩＴＯパターンを
残す場合は、図９に示すように、ゲ−ト線上に信号線金
属を残し、ゲ−ト線の低抵抗化を図ることが出来る。

【００２６】また、ゲート電極材料としてＭｏ−Ｔａ
等、ｎ⁺ ａ−Ｓｉ膜１８のエッチング時に若干はエッチ
ングされる材料を用いる場合、Ｍｏ−Ｔａ膜１９のエッ
チングにおける反応生成物のため、ｎ⁺ ａ−Ｓｉ膜１８
ののエッチング速度に変動が生じたり、バックチャネル
部分にこれらの再付着が起こるなどして、トランジスタ
特性が変動することがある。ゲート電極上にＩＴＯパタ
ーンを残す構造は、このような問題の対策にも有効であ
る。

【００２７】次に、本発明の第２の実施例について説明
する。この実施例は、信号線の抵抗値を下げることを目
的とし、金属にＡｌを含む積層膜を用いるものである。
基本的な工程の変更はなく、金属膜とＩＴＯ膜をエッチ
ングする工程のみ変更している。以下、その工程を説明
する。

【００２８】本実施例では、Ｍｏ、Ａｌ、Ｍｏの積層か
らなる金属膜をスパッタ法で堆積した。膜厚は上の膜か
ら順に５０ｎｍ、３０００ｎｍ、５０ｎｍとした。Ｍｏ
／Ａｌ／Ｍｏからなる金属膜、ｎ⁺ ａ−Ｓｉ膜、ａ−Ｓ
ｉ膜、ゲート絶縁膜であるＳｉＮ_x 膜を連続的にエッチ
ングし、ほぼ同一形状にパターニングする。この工程で
は、まず最上層のＭｏ／Ａｌ／Ｍｏ膜を燐酸、酢酸、硝
酸の混合液でエッチングする。

【００２９】透明導電膜を画素電極の形状にパターニン
グし、金属膜、ｎ⁺ ａ−Ｓｉ膜を、画素電極をマスクの
一部として用いて選択的に除去する工程では、まずＩＴ
Ｏ膜をメタンやアルコール等のガスを主体とするＲＩＥ
によりエッチングする。王水系等を用いたウェットエッ
チングでは、ＡｌとＩＴＯの溶液中の電位によって、Ｉ
ＴＯ膜の残渣等が生じ、エッチングに問題が生じること
がわかっている。続けて、Ｍｏ／Ａｌ／Ｍｏ膜を燐酸、
酢酸、硝酸の混合液でエッチング除去する。更に、同じ
レジストを用いてＣＦ₄ 系のガスを主体としたＲＩＥに
より、ｎ⁺ ａ−Ｓｉ膜をエッチングする。この時、製造
上の制約によりａ−Ｓｉ膜を５０ｎｍ程度エッチングし
てエッチングを終了する。

【００３０】また、上記方法では、Ｍｏ／Ａｌ／Ｍｏ膜
のエッチング時にＭｏ／Ａｌ／Ｍｏ膜がＩＴＯ膜の端部
よりもサイドエッチングされるため、Ｍｏ／Ａｌ／Ｍｏ
膜をＣＦ₄ 、Ｃｌ₂ 等を主体とするガスを用いたＲＩＥ
により、異方的にエッチングすることも可能である。ま
た、この場合は連続的にｎ⁺ ａ−Ｓｉ膜をエッチングす
ることもできる。

【００３１】このように、ＩＴＯ膜をＲＩＥによりドラ
イエッチング加工することによって、金属膜としてにＡ
ｌ等を用いることができる。ゲート電極にＡｌを用いる
場合も、同様にＩＴＯ膜をＲＩＥによりドライエッチン
グ加工することが望ましいことはいうまでもない。従っ
て、本実施例によれば、配線抵抗を低減し、信号の遅延
をなくしたアクティブマトリクス液晶表示装置を得るこ
とができる。

【００３２】図１０は、本発明の第３の実施例に係るア
クティブマトリクス液晶表示装置の製造工程を示す断面
図である。この実施例では、ゲート絶縁膜としてＳｉＯ
_x を用いることを特徴としている。ＳｉＮ_x は、ＣＶＤ
による堆積速度が遅く、生産性が低いことが問題とされ
ている。上述した第１の実施例では、ＰＥ−ＣＶＤを用
いており、ＳｉＮ_x の堆積速度は１０ｎｍ／ｍｉｎであ
る。ＳｉＮ_x に比べると、ＳｉＯ_x は同じＰＥ−ＣＶＤ
法でも３０ｎｍ／ｍｉｎと大きな堆積速度を得ることが
でき、常圧−ＣＶＤではＰＥ−ＣＶＤのＳｉＮ_x に比べ
ると、１桁以上も速い堆積速度が得られる。以下、図１
０を参照して説明する。

【００３３】先ず、ガラス基板のような透光性絶縁基板
３１上にスパッタ法等でＡｌ２０３膜３２をコーティン
グする。次に、ＣｒやＭｏ−Ｔａ合金のような高融点金
属を堆積し、これをパターニングして、ゲート電極３３
を形成する（図１０（ａ））。このゲート電極３３上
に、真空を破ることなくプラズマＣＶＤ法で、３００ｎ
ｍの厚さのＳｉＯ_x 膜３４、３００ｎｍの厚さのａ−Ｓ
ｉ膜３５、３０ｎｍｎの厚さのｎ⁺ ａ−Ｓｉ膜３６を順
次堆積する。ＳｉＯ_x 膜３４は、例えば１５０ｎｍづつ
２回に分けて堆積してもよいことは言うまでもない。ま
た、薄膜トランジスタの特性向上のために、上層のａ−
Ｓｉ膜３５と接する部分は、ＳｉＮ_x にしてもよい。更
に、ＳｉＯ_x 膜３４上に５０ｎｍ程度のＳｉＮ_x を成膜
してもよい。

【００３４】次いで、Ｍｏ等からなる金属膜３６をスパ
ッタ法で堆積する。次に、Ｍｏからなる金属膜３７、ｎ
⁺ ａ−Ｓｉ膜３６、ａ−Ｓｉ膜３５、ゲート絶縁膜であ
るＳｉＯ_x 膜３４を同一のマスクでパターニングする
（図１０（ｂ））。次に、ＩＴＯ等の透明導電膜３８を
スパッタ法で１５０ｎｍ堆積し、透明導電膜３８を画素
電極の形状にパターニングする。この時、Ｍｏからなる
金属膜３７の薄膜トランジスタのソース・ドレイン間の
部分、その下のｎ⁺ ａ−Ｓｉ膜３６を、画素電極をマス
クの一部として用いて選択的に除去する（図１０
（ｃ））。

【００３５】以上、３回のマスク工程により、アクティ
ブマトリクス液晶表示装置を得ることが出来る。製造工
程は第１の実施例と殆ど同一である。異なる点は、ゲー
ト電極下のコーティング材料として、Ａｌ２０３を用い
ている。これは、ＳｉＯ_x を用いると、ゲート絶縁膜で
あるＳｉＯ_x をエッチングする際に、ゲート電極下のコ
ーティング材料表面でエッチングを止めることが出来な
くなるためである。なお、ゲート電極下のコーティング
材料としては、ＣＦ₄ やＳＦ₆ 系のエッチングガスに耐
性のある透明絶縁膜ならば、ＭｇＦやＣａＦ等でもよ
い。そして、ｎ⁺ａ−Ｓｉ膜３６からＳｉＯ_x 膜３４ま
でをＣＦ₄ 系のガスを主体として用いたリアクティブイ
オンエッチング（ＲＩＥ）でエッチングすることが出来
る。

【００３６】以上、３つの実施例では、従来技術のよう
に、アクティブマトリクス液晶表示装置上にＳｉＮ_x 等
からなる保護膜を形成していないため、３回のマスク工
程での形成が可能となっている。このようなアクティブ
マトリクス液晶表示装置を用いたＬＣＤを、高温・高湿
等の特殊な条件で試験すると、性能の劣化が生じ得るこ
とが新たにわかった。例えば、８０℃で１０００時間連
続的に使用すると、画面が白くなる問題が生じることが
あった。このような問題の生じたアクティブマトリクス
液晶表示装置の特性を調べたところ、薄膜トランジスタ
のオフ抵抗が上昇していることがわかった。本発明者ら
は、この問題について幾つかの対策を見いだした。その
対策を以下に説明する。

【００３７】第１の対策は、第１の実施例でｎ_x ａ−Ｓ
ｉ膜をエッチングした後、Ｏ₂ 、Ｎ₂ 等のガスを用いて
ＲＩＥで処理することである。ＲＩＥ処理は、レジスト
パタ−ンを取り去る前でも後でもよい。この方法は、Ｒ
ＩＥ以外でもプラズマに曝せばよいことがわかってい
る。

【００３８】第２の対策は、ｎ⁺ ａ−Ｓｉのエッチング
を行わずに、ｎ⁺ ａ−Ｓｉ部を酒石酸溶液中で陽極酸化
する方法である。図１１にかかる対策を説明するための
薄膜トランジスタの断面を示す。信号線としてはＡｌを
用いている。この方法は、陽極酸化膜４９の膜厚は化成
電圧によって制御できるため、ａ−Ｓｉ膜４５の膜厚を
薄くすることができる。本発明者らの実験によると、ａ
−Ｓｉ膜４５の膜厚を３００〜１００ｎｍと薄くして
も、再現よくアクティブマトリクス液晶表示装置を形成
することができた。

【００３９】陽極酸化膜４９の膜厚は、ｎ⁺ ａ−Ｓｉ膜
４６の膜厚よりも厚い３０〜１００ｎｍとした。陽極化
成液は、上記以外のものでもよく、使用する液によって
は、信号線にＴｉ、Ｃｒ等を使用してもよい。またＩＴ
Ｏ膜４８上のレジストパタ−ンは残して陽極酸化しても
よい。

【００４０】第３の対策も、ｎ⁺ ａ−Ｓｉ膜４６のエッ
チングを行わずに、ｎ⁺ ａ−Ｓｉ膜４６の露出する部分
をＮやＯのイオン注入により、高抵抗化する方法であ
る。イオン注入条件としては、イオンソースに導入する
ガスとして、Ｏ₂ 、Ｎ₂ を用い、加速電圧１５〜５０ｋ
Ｖ、イオンドーズ量として１０¹⁶〜１０¹⁸／ｃｍ² とし
て行った。本実施例では、質量分離は行わなかった。

【００４１】図１２に、Ｎ₂ をイオンソースガスとして
用いた場合の薄膜トランジスタの断面構造を示す。図１
２から明らかなように、ｎ⁺ ａ−Ｓｉ膜４６の露出する
部分に、ＳｉＮ_X 層５０が形成されている。この対策で
も、イオンを打ち込む深さは、加速電圧によって制御で
きるため、ａ−Ｓｉ膜４５を薄くすることは可能とな
る。ａ−Ｓｉ膜４５の膜厚３００〜８０nm、ｎ⁺ ａ−Ｓ
ｉ膜４６の膜厚５０〜１０ｎｍで十分な特性が得られ
た。なお、膜厚方向に均一にドーピングできるように、
加速電圧をイオン注入中に変化させるとよい。変化させ
る方向としては、高から低加速の方向がよい。打ち込ま
れたＮの深さ方向の分布を調べたところ、ａ−Ｓｉ膜４
５中にも打ち込まれていることがわかった。

【００４２】第４の対策も、第３の対策と同様である
が、イオンソースに導入するガスとして、Ｂ₂ Ｈ₆ を用
い、ｎ⁺ ａ−Ｓｉ膜４６にＰ型のドーパントであるＢを
打ち込んで、高抵抗化するものである。このとき、或る
程度は、ａ−Ｓｉ膜４５中にも打ち込まれていることが
わかっている。加速電圧１５〜５０ｋＶ、ドーズ量１０
¹⁵〜１０¹⁸／ｃｍ² で行った。図１３に薄膜トランジス
タの断面構造を示す。図１３から明らかなように、ｎ⁺
ａ−Ｓｉ膜４６の露出する部分に、ボロンド−プト高抵
抗層５１が形成されている。

【００４３】上記の対策例から、前記薄膜トランジスタ
のオフ抵抗の上昇の原因として、薄膜トランジスタのバ
ックチャネル部分が低抵抗化していることが考えられ
る。未だ詳細な原因はわかっていないが、一般に良質の
半導体は、幾らかの組成変化や電位変動によって著しく
抵抗値等が変化するため、高い信頼性を持たせるには、
半導体としての性質を劣化させる必要があると考えられ
る。第１〜第３の対策では、表層が窒化や酸化されると
ともに、界面に大きなダメージを与えて、半導体として
の性質を劣化させているものと考えられる。第４の対策
では、ドナーとアクセプターとで相殺させ、高抵抗化す
るとともに、幾らかＰ型半導体に変質させているものと
思われる。ただし、Ｐ型の部分を流れるホール電流は、
ｎ⁺ ａ−Ｓｉ層４６でホールがブロックされている。ま
たＰ型に変質した表面は、イオンダメージを受けている
が、イントリンシックなａ−Ｓｉ膜４５に比べ、バック
チャネルのダメージ影響がチャネル側に達し難くできて
いる。

【００４４】上記対策とともに、更に保護膜を形成すれ
ば、更に信頼性が向上することは自明と考えられる。な
お、本発明は、上記以外の、例えば画素電極が金属であ
る反射型の液晶ディスプレイにも応用することが可能で
ある。

【００４５】

【発明の効果】以上説明したように、本発明の方法によ
れば、金属膜、半導体薄膜及び絶縁膜のパタ−ニングを
連続的に、ほぼ等しいパタ−ン行って、ゲ−ト取り出し
電極を露出させているため、マスク工程を大幅に少なく
することが出来それにより、製造コストが低く、歩留ま
りが高く、生産性の良好なアクティブマトリクス液晶表
示装置を得ることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の製造工程を示す断面図。

【図２】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の製造工程を示す断面図。

【図３】本発明の第１の実施例の変形例に係るアクティ
ブマトリクス液晶表示装置の製造工程を示す断面図。

【図４】本発明の第１の実施例の変形例に係るアクティ
ブマトリクス液晶表示装置の製造工程を示す断面図。

【図５】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の画素の平面図。

【図６】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の画素の平面図。

【図７】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の画素の平面図。

【図８】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の画素の平面図。

【図９】本発明の第１の実施例に係るアクティブマトリ
クス液晶表示装置の画素の平面図。

【図１０】本発明の第３の実施例に係るアクティブマト
リクス液晶表示装置の製造工程を示す断面図。

【図１１】本発明に係るアクティブマトリクス液晶表示
装置の性能劣化に対する第２の対策を説明する断面図。

【図１２】本発明に係るアクティブマトリクス液晶表示
装置の性能劣化に対する第３の対策を説明する断面図。

【図１３】本発明に係るアクティブマトリクス液晶表示
装置の性能劣化に対する第４の対策を説明する断面図。

【図１４】従来のアクティブマトリクス液晶表示装置の
製造工程を示す断面図。

【符号の説明】

１１，３１，４１，１０１…ガラス基板１２，３２，４２，１０２…アンダ−コ−ト層１３，３３，４３，１０３…ゲ−ト電極１４，３４，４４…補助容量電極１５，３５，４５，１０４…ゲ−ト取り出し電極１６，３６，４６，１０５…ゲ−ト絶縁膜１７，３７，４７，１０６…ａ−Ｓｉ膜１８，３８，４８，１０７…ｎ⁺ ａ−Ｓｉ膜１９，３９，４９…金属膜２０，２２…レジストパタ−ン２１…透明導電膜

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成した画素電極をマトリ
クスアレ−状に配列した信号線及び走査線で選択したス
イッチングトランジストで駆動するアクティブマトリク
ス表示装置の製造方法において、前記絶縁性基板上にゲ
−ト電極及びゲ−ト取り出し電極を形成する工程と、全
面に絶縁膜、半導体薄膜及び金属膜を順次形成する工程
と、第１のレジストパタ−ンをマスクとして用いて、前
記金属膜をパタ−ニングする工程と、第１のレジストパ
タ−ン及びパタ−ニングされた前記金属膜の少なくとも
一方をマスクとして用いて、前記半導体薄膜及び絶縁膜
をパタ−ニングし、前記ゲ−ト取り出し電極を露出させ
る工程と、全面に透明導電膜を形成する工程と、第２の
レジストパタ−ンをマスクとして用いて、前記透明導電
膜をパタ−ニングして画素電極を形成する工程と、前記
第２のレジストパタ−ン及び前記画素電極の少なくとも
一方をマスクとして用いて、前記金属膜パタ−ンの露出
する部分を除去する工程とを具備することを特徴とする
アクティブマトリクス表示装置の製造方法。