JP2001264804A - 液晶表示装置およびその作製方法 - Google Patents

液晶表示装置およびその作製方法

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Abstract

(57)【要約】 【課題】 ＩＰＳ方式の液晶表示装置において、ＴＦＴ
を作製する工程数を削減して製造コストの低減および歩
留まりの向上を実現する。 【解決手段】 本発明では、チャネル・エッチ型のボト
ムゲートＴＦＴ構造を採用し、ソース領域１１９及びド
レイン領域１２０のパターニングとソース配線１２１及
び画素電極１２２のパターニングを同じフォトマスクで
行うことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型の液晶表示装置に関し、特にＩＰＳ(In-Plane Swit
ching)方式（＝横電界方式）のアクティブマトリクス型
の液晶表示装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）などの能動
素子を用いたアクティブマトリクス型の液晶表示装置が
知られている。アクティブマトリクス型の液晶表示装置
は画素密度を高くすることが可能であり、小型軽量でし
かも低消費電力であることから、ＣＲＴの代替品として
パーソナルコンピュータのモニタや液晶テレビなどの製
品が開発されている。特に、ＴＦＴの活性層を多結晶シ
リコンに代表される結晶質半導体膜で形成する技術は、
画素部のスイッチ用ＴＦＴ（以下、画素ＴＦＴと記す）
のみならず駆動回路を同一基板上に作り込むことを可能
とし、液晶表示装置の小型軽量化に寄与する技術と位置
付けられている。
【０００３】液晶表示装置は一対の基板間に液晶を封入
し、一方の基板の画素電極（個別電極）と他方の基板の
対向電極（共通電極）との間に印加される基板面にほぼ
垂直な電界により液晶分子を配向させている。しかし、
このような液晶の駆動方法では基板面に対して垂直な方
向なら見たときは正常な表示状態でも、斜めから見ると
色調が変化し不鮮明になってしまうといった視野角が狭
いという欠点があった。
【０００４】この欠点を克服する方法としてＩＰＳ方式
がある。この方式は画素電極と共通配線との両方を一方
の基板に形成し電界を横方向に切り換えることに特徴が
あり、液晶分子が立ち上がることなく基板面にほぼ平行
な方向に配向を制御している。この動作原理により視野
角を広げることが可能となっている。
【０００５】
【発明が解決しようとする課題】液晶表示装置の用途は
広がっており、ＩＰＳ方式においても画面サイズの大面
積化とともに高精細化や高開口率化や高信頼性の要求が
高まっている。また、同時に生産性の向上や低コスト化
の要求も高まっている。
【０００６】生産性を向上させ歩留まりを向上させるた
めには、工程数を削減することが有効な手段として考え
られる。
【０００７】具体的には、ＴＦＴの製造に要するフォト
マスクの枚数を削減することが必要である。フォトマス
クは写真蝕刻（フォトリソグラフィー）技術において、
エッチング工程のマスクとするフォトレジストパターン
を基板上に形成するために用いる。
【０００８】このフォトマスクを１枚使用することによ
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
【０００９】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて電気光学装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
【００１０】本発明はこのような問題に答えるものであ
り、ＩＰＳ方式の液晶表示装置において、ＴＦＴを作製
する工程数を削減して製造コストの低減および歩留まり
の向上を実現することを課題としている。
【００１１】また、静電気によるＴＦＴの破壊やＴＦＴ
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、チャネル・エッチ型のボトムゲートＴ
ＦＴ構造を採用し、ソース領域及びドレイン領域のパタ
ーニングとソース配線及び画素電極のパターニングを同
じフォトマスクで行うことを特徴とする。
【００１３】以下に本発明の作製方法を簡略に説明す
る。
【００１４】まず、第１のマスク（フォトマスク１枚
目）でゲート配線１０２と共通配線１０３ａ（及び共通
電極１０３ｂ）を形成する。
【００１５】次いで、絶縁膜（ゲート絶縁膜）１０４
ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純
物元素を含む第２の非晶質半導体膜１０６、及び第１の
導電膜１０７を順次、積層形成する。（図２（Ａ））な
お、非晶質半導体膜に代えて微結晶半導体膜を用いても
よいし、ｎ型を付与する不純物元素を含む非晶質半導体
膜に代えてｎ型を付与する不純物元素を含む微結晶半導
体膜を用いてもよい。さらに、これらの膜（１０４ａ、
１０５、１０６、１０７）はスパッタ法やプラズマＣＶ
Ｄ法を用いて複数のチャンバー内または同一チャンバー
内で連続的に大気に曝すことなく形成することができ
る。大気に曝さないようにすることで不純物の混入を防
止できる。
【００１６】次いで、第２のマスク（フォトマスク２枚
目）で上記第１の導電膜１０７をパターニングして第１
の導電膜からなる配線（後にソース配線及び画素電極と
なる）１１４を形成し、上記第２の非晶質半導体膜１０
６をパターニングしてｎ型を付与する不純物元素を含む
第２の非晶質半導体膜１１２を形成し、上記第１の非晶
質半導体膜１０５をパターニングして第１の非晶質半導
体膜１１０を形成する。（図２（Ｂ））
【００１７】その後、全面に第２の導電膜１１６を成膜
する。（図２（Ｄ））なお、第２の導電膜１１６として
は、透明導電膜を用いてもよいし、反射性を有する導電
膜を用いてもよい。この第２の導電膜は、静電破壊の防
止、配線の保護、端子部の電気接続のために設けてい
る。
【００１８】次いで、第３のマスク（フォトマスク３枚
目）で上記第２の導電膜１１６をパターニングし、上記
配線１１４をパターニングしてソース配線１２１及び画
素電極１２２を形成し、ｎ型を付与する不純物元素を含
む第２の非晶質半導体膜１１２をパターニングしてｎ型
を付与する不純物元素を含む第２の非晶質半導体膜から
なるソース領域１１９及びドレイン領域１２０を形成
し、上記第１の非晶質半導体膜１１０を一部除去して第
１の非晶質半導体膜１１８を形成する。（図３（Ａ））
【００１９】このような構成とすることで、画素ＴＦＴ
部の作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を３枚とすることができる。
【００２０】本明細書で開示する発明の構成は、一対の
基板と、前記一対の基板間に保持された液晶とを備えた
液晶表示装置であって、前記一対の基板の一方の基板に
は、ゲート配線１０２及び共通電極１０３ｂと、前記ゲ
ート配線１０２及び共通電極１０３ｂ上に絶縁膜１０４
ｂと、前記絶縁膜上に非晶質半導体膜１１８と、前記非
晶質半導体膜上にソース領域１１９及びドレイン領域１
２０と、前記ソース領域１１９または前記ドレイン領域
１２０上にソース配線１２１または画素電極１２２が形
成され、前記画素電極１２２と共通電極１０３ｂとは、
前記一方の基板面と平行な電界が生じるように配置さ
れ、前記ドレイン領域１２０または前記ソース領域１１
９の一つの端面は、前記非晶質半導体膜１１８の端面及
び前記画素電極の１２２端面と概略一致することを特徴
とする液晶表示装置である。
【００２１】また、他の発明の構成は、一対の基板と、
前記一対の基板間に保持された液晶とを備えた液晶表示
装置であって、前記一対の基板の一方の基板には、ゲー
ト配線１０２及び共通電極１０３ｂと、前記ゲート配線
１０２及び共通電極１０３ｂ上に絶縁膜１０４ｂと、前
記絶縁膜上に非晶質半導体膜１１８と、前記非晶質半導
体膜１１８上にソース領域１１９及びドレイン領域１２
０と、前記ソース領域１１９または前記ドレイン領域１
２０上にソース配線１２１または画素電極１２２が形成
され、前記画素電極１２２と共通電極１０３ｂとは、前
記一方の基板面と平行な電界が生じるように配置され、
前記ドレイン領域１２０または前記ソース領域１１９の
一つの端面は、前記非晶質半導体膜１１８の端面及び前
記画素電極１２２の端面と概略一致し、もう一つの端面
は、前記ソース配線１２２の端面と概略一致することを
特徴とする液晶表示装置である。
【００２２】また、他の発明の構成は、一対の基板と、
前記一対の基板間に保持された液晶とを備えた液晶表示
装置であって、前記一対の基板の一方の基板には、ゲー
ト配線１０２及び共通電極１０３ｂと、前記ゲート配線
１０２及び共通電極１０３ｂ上に絶縁膜と、前記絶縁膜
上に非晶質半導体膜１１８と、前記非晶質半導体膜上に
ソース領域１１９及びドレイン領域１２０と、前記ソー
ス領域１１９または前記ドレイン領域１２０上にソース
配線１２１または画素電極１２２が形成され、前記画素
電極１２２と共通電極１０３ｂとは、前記一方の基板面
と平行な電界が生じるように配置され、前記ソース配線
１２１の下方には、前記非晶質半導体膜１１８と、ｎ型
を付与する不純物元素を含む非晶質半導体膜とが積層さ
れていることを特徴とする液晶表示装置である。
【００２３】上記各構成において、前記ソース領域及び
前記ドレイン領域は、ｎ型を付与する不純物元素を含む
非晶質半導体膜からなることを特徴としている。
【００２４】また、上記各構成において、前記ゲート配
線１０２は、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｄ
またはＣｒから選ばれた元素を主成分とする膜またはそ
れらの合金膜またはそれらの積層膜からなることを特徴
としている。
【００２５】また、上記各構成において、前記ソース領
域１１９及び前記ドレイン領域１２０は、前記画素電極
１２２と同一のマスクにより形成されたことを特徴とし
ている。また、前記ソース領域１１９及び前記ドレイン
領域１２０は、前記ソース配線１２１と同一のマスクに
より形成されたことを特徴としている。
【００２６】また、上記各構成において、前記非晶質半
導体膜のうち、前記ソース領域及びドレイン領域と接す
る領域における膜厚は、前記ソース領域と接する領域と
前記ドレイン領域と接する領域との間の領域における膜
厚より厚いことを特徴とする液晶表示装置。
【００２７】また、上記各構成において、前記画素電極
は透明導電膜で覆われていることを特徴としている。ま
た、前記ソース配線及び前記ソース配線の延長上にある
端子は透明導電膜で覆われていることを特徴としてい
る。
【００２８】また、上記各構造を実現するための発明の
構成は、絶縁表面上に第１のマスクでゲート配線１０２
及び共通電極１０３ｂ（及び共通配線１０３ａ）を形成
する第１工程と、前記ゲート配線１０２及び共通電極１
０３ｂを覆う絶縁膜１０４ａを形成する第２工程と、前
記絶縁膜１０４ａ上に第１の非晶質半導体膜１０５を形
成する第３工程と、前記第１の非晶質半導体膜１０５上
にｎ型を付与する不純物元素を含む第２の半導体膜１０
６を形成する第４工程と、前記第２の非晶質半導体膜１
０６上に第１の導電膜１０７を形成する第５工程と、第
２のマスクで前記第１の非晶質半導体膜１０５をパター
ニングし、前記第２のマスクで前記第２の非晶質半導体
膜１０６をパターニングし、前記第２のマスクで前記第
１の導電膜１０７をパターニングして前記第１の導電膜
からなる配線１１４を形成する第６工程と、第３のマス
クで前記配線１１４をパターニングしてソース配線１２
１及び画素電極１２２を形成し、前記第３のマスクで前
記第２の非晶質半導体膜１１２をパターニングして前記
第２の非晶質半導体膜からなるソース領域１１９及びド
レイン領域１２０を形成し、前記第３のマスクで前記第
１の非晶質半導体膜の一部除去を行う第８工程と、を有
することを特徴とする液晶表示装置の作製方法である。
【００２９】また、上記各構造を実現するための他の発
明の構成は、絶縁表面上に第１のマスクでゲート配線１
０２及び共通電極１０３ｂ（及び共通配線１０３ａ）を
形成する第１工程と、前記ゲート配線１０２及び共通電
極１０３ｂを覆う絶縁膜１０４ａを形成する第２工程
と、前記絶縁膜１０４ａ上に第１の非晶質半導体膜１０
５を形成する第３工程と、前記第１の非晶質半導体膜上
にｎ型を付与する不純物元素を含む第２の半導体膜１０
６を形成する第４工程と、前記第２の非晶質半導体膜１
０６上に第１の導電膜１０７を形成する第５工程と、第
２のマスクで前記第１の非晶質半導体膜１０５をパター
ニングし、前記第２のマスクで前記第２の非晶質半導体
膜１０６をパターニングし、前記第２のマスクで前記第
１の導電膜１０７をパターニングして前記第１の導電膜
からなる配線１１４を形成する第６工程と、前記配線１
１４と接して重なる第２の導電膜１１６を形成する第７
工程と、第３のマスクで前記第２の導電膜１１６をパタ
ーニングし、前記第２の導電膜からなる電極を形成し、
前記第３のマスクで前記配線１１４をパターニングして
ソース配線１２１及び画素電極１２２を形成し、前記第
３のマスクで前記第２の非晶質半導体膜１１６をパター
ニングして前記第２の非晶質半導体膜からなるソース領
域１１９及びドレイン領域１２０を形成し、前記第３の
マスクで前記第１の非晶質半導体膜の一部除去を行う第
８工程と、を有することを特徴とする液晶表示装置の作
製方法である。
【００３０】上記構成において、第２の導電膜１１６は
透明導電膜であることを特徴としている。
【００３１】また、上記各構成において、前記画素電極
と前記共通電極とは、前記絶縁表面と平行な電界が生じ
るように配置することを特徴としている。
【００３２】
【発明の実施の形態】本願発明の実施形態について、以
下に説明する。
【００３３】図１は本発明におけるＩＰＳ方式の画素構
成を示す平面図の一例であり、ここでは簡略化のため、
マトリクス状に配置された複数の画素のうちの１つの画
素構成を示している。また、図２及び図３は作製工程を
示す図である。
【００３４】図１に示すように、このアクティブマトリ
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。また、ゲート配線と同層に共通配線を複数有してい
る。
【００３５】また、ゲート配線１０２とソース配線１２
１とで囲まれた領域には画素電極１２２が配置されてい
る。また、この画素電極１２２を挟むように互いに平行
な共通電極１０３ｂが２つ配置されている。この画素電
極１２２と共通電極１０３ｂとの間に形成される横方向
の電界を利用して液晶を駆動させる。また、この共通電
極とソース配線との間による光の漏れを低減するために
一部重ねて配置してもよい。
【００３６】また、ゲート配線１０２とソース配線１２
１の交差部近傍にはスイッチング素子としてのＴＦＴが
設けられている。このＴＦＴは非晶質構造を有する半導
体膜（以下、第１の非晶質半導体膜と呼ぶ）で形成され
たチャネル形成領域を有する逆スタガ型のＴＦＴ（チャ
ネル・エッチ型）である。
【００３７】また、このＴＦＴは、絶縁性基板上に順
次、ゲート電極（ゲート配線１０２と一体形成された）
と、ゲート絶縁膜と、第１の非晶質半導体膜膜と、ｎ型
を付与する不純物元素を含む第２の非晶質半導体膜から
なるソース領域及びドレイン領域と、ソース電極（ソー
ス配線１２１と一体形成された）及び画素電極１２２と
が積層形成されている。
【００３８】また、第１の非晶質半導体膜のうち、ソー
ス領域と接する領域とドレイン領域と接する領域との間
の領域は、他の領域と比べ膜厚が薄くなっている。膜厚
が薄くなったのは、ｎ型を付与する不純物元素を含む第
２の非晶質半導体膜をエッチングにより分離してソース
領域とドレイン領域とを形成する際、第１の非晶質半導
体膜の一部が除去されたためである。また、このエッチ
ングによって画素電極の端面及びドレイン領域の端面が
一致している。また、同様にソース領域の端面及びソー
ス配線の端面が一致している。
【００３９】また、ソース配線（ソース電極含む）及び
画素電極１２２の下方には、絶縁性基板上に順次、ゲー
ト絶縁膜と、第１の非晶質半導体膜と、ｎ型を付与する
不純物元素を含む第２の非晶質半導体膜とが積層形成さ
れている。
【００４０】また、共通配線１０３ａと、画素電極１２
２（あるいはｎ型を付与する不純物元素を含む第２の非
晶質半導体膜と、第１の非晶質半導体膜）と、その間に
存在する絶縁膜１０４ｂとで保持容量を形成している。
【００４１】また、ソース配線上に接する透明電極から
なる第２の導電膜１２４と、画素電極に接する透明電極
からなる第２の導電膜１２３は、後の製造工程、特にラ
ビング処理で生じる静電気を防止する役目を果たす。ま
た、この第２の導電膜１２４は端子部においてＦＰＣと
の接続を行う上で電気的な接続を容易なものとしてい
る。
【００４２】また、ＩＰＳ方式は通常、透過型である
が、対向基板を金属基板または誘電体多層膜が形成され
た絶縁性基板を用い、基板間隔を透過型の半分とすれ
ば、反射型表示装置とすることもできる。
【００４３】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４４】
【実施例】［実施例１］図１〜図７を用いて、本発明の
実施例を説明する。本実施例は液晶表示装置の作製方法
を示し、基板上に画素部のＴＦＴを逆スタガ型（チャネ
ルエッチ型）で形成し、該ＴＦＴに接続する保持容量を
作製する方法について工程に従って詳細に説明する。ま
た、同図には該基板の端部に設けられ、他の基板に設け
た回路の配線と電気的に接続するための端子部の作製工
程を同時に示す。
【００４５】図２（Ａ）において、透光性を有する基板
１００にはコーニング社の＃７０５９ガラスや＃１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
【００４６】次いで、導電層を基板全面に形成した後、
第１のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極（ゲート電極を含むゲート配線１０２、共通
電極１０３ｂを含む共通配線１０３ａ、及び端子１０
１）を形成する。このとき少なくともゲート電極１０２
の端部にテーパー部が形成されるようにエッチングす
る。この段階での上面図を図４に示した。
【００４７】ゲート電極を含むゲート配線１０２と共通
配線１０３ａ、端子部の端子１０１は、アルミニウム
（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成す
ることが望ましいが、Ａｌ単体では耐熱性が劣り、また
腐蝕しやすい等の問題点があるので耐熱性導電性材料と
組み合わせて形成する。また、低抵抗導電性材料として
ＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料と
しては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎ
ｄ（ネオジム）から選ばれた元素、または前記元素を成
分とする合金か、前記元素を組み合わせた合金膜、また
は前記元素を成分とする窒化物で形成する。例えば、Ｔ
ｉとＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。
また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と
組み合わせて形成した場合、平坦性が向上するため好ま
しい。また、このような耐熱性導電性材料のみ、例えば
ＭｏとＷを組み合わせて形成しても良い。
【００４８】液晶表示装置を実現するためには、ゲート
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
【００４９】画面サイズが５型程度までなら耐熱性導電
性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材
料から成る導電層（Ｂ）とを積層したニ層構造とする。
導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃ
ｒから選ばれた元素、または前記元素を成分とする合金
か、前記元素を組み合わせた合金膜で形成すれば良く、
導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タング
ステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成
する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）
としてＮｄを含有するＡｌとを積層したニ層構造とする
ことが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とす
る。
【００５０】一方、大画面に適用するには耐熱性導電性
材料から成る導電層（Ａ）と低抵抗導電性材料から成る
導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層（Ｂ）は、アルミニウム（Ａ
ｌ）を成分とする材料で形成し、純Ａｌの他に、０．０
１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、
シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層
（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを
防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、
導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５
０ｎｍ）とする。本実施例では、Ｔｉをターゲットとし
たスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚
さに形成し、Ａｌをターゲットとしたスパッタ法により
導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉ
をターゲットとしたスパッタ法により導電層（Ｃ）をＴ
ｉ膜で５０nmの厚さに形成した。
【００５１】次いで、絶縁膜１０４ａを全面に成膜す
る。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜
２００ｎｍとする。
【００５２】例えば、絶縁膜１０４ａとして窒化シリコ
ン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲー
ト絶縁膜はこのような窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。例えば、
下層を窒化シリコン膜とし、上層を酸化シリコン膜とす
る積層構造としても良い。
【００５３】次に、絶縁膜１０４ａ上に５０〜２００ｎ
ｍ（好ましくは１００〜１５０ｎｍ）の厚さで第１の非
晶質半導体膜１０５を、プラズマＣＶＤ法やスパッタ法
などの公知の方法で全面に形成する（図示せず）。代表
的には、シリコンのターゲットを用いたスパッタ法で非
晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成
する。その他、この第１の非晶質半導体膜には、微結晶
半導体膜、非晶質シリコンゲルマニウム膜（ＳｉXＧｅ
(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト
（ＳｉXＣY）などの非晶質構造を有する化合物半導体膜
を適用することも可能である。
【００５４】次に、一導電型（ｎ型またはｐ型）の不純
物元素を含有する第２の非晶質半導体膜を２０〜８０ｎ
ｍの厚さで形成する。一導電型（ｎ型またはｐ型）を付
与する不純物元素を含む第２の非晶質半導体膜は、プラ
ズマＣＶＤ法やスパッタ法などの公知の方法で全面に形
成する。本実施例では、リン（Ｐ）が添加されたシリコ
ンターゲットを用いてｎ型の不純物元素を含有する第２
の非晶質半導体膜１０６を形成した。あるいは、シリコ
ンターゲットを用い、リンを含む雰囲気中でスパッタリ
ングを行い成膜してもよい。或いは、ｎ型を付与する不
純物元素を含む第２の非晶質半導体膜を水素化微結晶シ
リコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００５５】次に、金属材料からなる第１の導電膜１０
７をスパッタ法や真空蒸着法で形成する。第１の導電膜
１０７の材料としては、第２の非晶質半導体膜１０６と
オーミックコンタクトのとれる金属材料であれば特に限
定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、
または前記元素を成分とする合金か、前記元素を組み合
わせた合金膜等が挙げられる。本実施例ではスパッタ法
を用い、第１の導電膜１０７として、５０〜１５０nmの
厚さで形成したＴｉ膜と、そのＴｉ膜上に重ねてアルミ
ニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さ
らにその上にＴｉ膜を１００〜１５０nmの厚さで形成し
た。（図２（Ａ））
【００５６】絶縁膜１０４ａ、第１の非晶質半導体膜１
０５、ｎ型を付与する不純物元素を含む第２の非晶質半
導体膜１０６、及び第１の導電膜１０７はいずれも公知
の方法で作製するものであり、プラズマＣＶＤ法やスパ
ッタ法で作製することができる。本実施例では、これら
の膜（１０４ａ、１０５、１０６、１０７）をスパッタ
法で、ターゲット及びスパッタガスを適宣切り替えるこ
とにより連続的に形成した。この時、スパッタ装置にお
いて、同一の反応室または複数の反応室を用い、これら
の膜を大気に晒すことなく連続して積層させることが好
ましい。このように、大気に曝さないことで不純物の混
入を防止することができる。
【００５７】次に、第２のフォトリソグラフィー工程を
行い、レジストマスク１０８、１０９を形成し、エッチ
ングにより不要な部分を除去して配線（後の工程により
ソース配線及び画素電極となる）を形成する。この際の
エッチング方法としてウエットエッチングまたはドライ
エッチングを用いる。第２のフォトリソグラフィー工程
により、第１の非晶質半導体膜１０５、ｎ型を付与する
不純物元素を含有する第２の非晶質半導体膜１０６、及
び導電性の金属膜１０７がエッチングされ、画素ＴＦＴ
部においては、第１の非晶質半導体膜１１０、ｎ型を付
与する不純物元素を含有する第２の非晶質半導体膜１１
２、及び導電性の金属膜１１４を形成する。よって、こ
れらの膜の端面は概略一致する。また、容量部において
は、第１の非晶質半導体膜１１１、ｎ型を付与する不純
物元素を含有する第２の非晶質半導体膜１１３、及び導
電性の金属膜１１５を形成する。同様に、これらの膜の
端面は一致する。本実施例では、ＳｉＣｌ4とＣｌ2とＢ
Ｃｌ3の混合ガスを反応ガスとしたドライエッチングに
より、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第１の導
電膜１０７をエッチングし、反応ガスをＣＦ4とＯ2の混
合ガスに代えて第１の非晶質半導体膜１０５及びｎ型を
付与する不純物元素を含む第２の非晶質半導体膜１０６
を選択的に除去した。（図２（Ｂ））また、端子部にお
いては端子１０１と絶縁膜１０４ａが残る。
【００５８】次に、レジストマスク１０８、１０９を除
去した後、シャドーマスクを用いてレジストマスクを形
成し、端子部のパッド部分を覆っている絶縁膜１０４ａ
を選択的に除去して絶縁膜１０４ｂを形成し、レジスト
マスクを除去する。（図２（Ｃ））また、シャドーマス
クに代えてスクリーン印刷法によりレジストマスクを形
成してエッチングマスクとしてもよい。
【００５９】次に、全面に透明導電膜からなる第２の導
電膜１１６を成膜する。（図２（Ｄ））また、この時の
上面図を図５に示す。ただし、簡略化のため図５では全
面に成膜された第２の導電膜１１６は図示していない。
【００６０】この第２の導電膜１１６の材料は、酸化イ
ンジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金
（Ｉｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパ
ッタ法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しか
し、特にＩＴＯのエッチングは残渣が発生しやすいの
で、エッチング加工性を改善するために酸化インジウム
酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸
化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ
と比較して熱安定性にも優れているので、第２の導電膜
１１６と接触する配線１１１をＡｌ膜で形成しても腐蝕
反応をすることを防止できる。同様に、酸化亜鉛（Ｚｎ
Ｏ）も適した材料であり、さらに可視光の透過率や導電
率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛
（ＺｎＯ：Ｇａ）などを用いることができる。
【００６１】次に、第３のフォトリソグラフィー工程を
行い、レジストマスク１１７ａ〜１１７ｃを形成し、エ
ッチングにより不要な部分を除去して第１の非晶質半導
体膜１１８、ソース領域１１９及びドレイン領域１２
０、ソース配線１２１及び画素電極１２２、第２の導電
膜１２３、１２４を形成する。（図３（Ａ））
【００６２】この第３のフォトリソグラフィー工程は、
第２の導電膜１１６をパターニングすると同時に、配線
１１４とｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１１２と第１の非晶質半導体膜１１０の一部を
エッチングにより除去して開孔を形成する。本実施例で
は、まず、ＩＴＯからなる第２の導電膜１１６を硝酸と
塩酸の混合溶液または塩化系第２鉄系の溶液を用いたウ
エットエッチングにより選択的に除去し、ウエットエッ
チングにより配線１１４を選択的に除去した後、ドライ
エッチングによりｎ型を付与する不純物元素を含む第２
の非晶質半導体膜１１２と非晶質半導体膜１１０の一部
をエッチングした。なお、本実施例では、ウエットエッ
チングとドライエッチングとを用いたが、実施者が反応
ガスを適宜選択してドライエッチングのみで行ってもよ
いし、実施者が反応溶液を適宜選択してウエットエッチ
ングのみで行ってもよい。
【００６３】また、開孔の底部は第１の非晶質半導体膜
に達しており、凹部を有する第１の非晶質半導体膜１１
８が形成される。この開孔によって配線１１４はソース
配線１２１と画素電極１２２に分離され、ｎ型を付与す
る不純物元素を含む第２の非晶質半導体膜１１２はソー
ス領域１１９とドレイン領域１２０に分離される。ま
た、ソース配線と接する第２の導電膜１２４は、ソース
配線を覆い、後の製造工程、特にラビング処理で生じる
静電気を防止する役目を果たす。また、図９に示すよう
に、この第２の導電膜１２４は端子部においてＦＰＣと
の接続を行う上で重要な役割を果たしている。また、こ
の第２の導電膜１２４はソース配線を保護する役割も果
たしている。
【００６４】また、この第３のフォトリソグラフィー工
程において、容量部における絶縁膜１０４ｂを誘電体と
して、共通配線１０３ａと画素電極１２２とで保持容量
が形成される。
【００６５】また、この第３のフォトリソグラフィー工
程において、レジストマスク１１７ｃで覆い端子部に形
成された透明導電膜からなる第２の導電膜を残す。
【００６６】次に、レジストマスク１１３ａ〜１１３ｃ
を除去した。この状態の断面図を図３（Ｂ）に示した。
【００６７】また、図９（Ａ）は、この状態でのゲート
配線端子部５０１、及びソース配線端子部５０２の上面
図をそれぞれ図示している。なお、図１〜図３と対応す
る箇所には同じ符号を用いている。また、図９（Ｂ）は
図９（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面
図に相当する。図９（Ａ）において、透明導電膜からな
る５０３は入力端子として機能する接続用の電極であ
り、電気的な接続を容易なものとすることができる。ま
た、図９（Ｂ）において、５０４は絶縁膜（１０４ｂか
ら延在する）、５０５は第１の非晶質半導体膜（１１８
から延在する）、５０６はｎ型を付与する不純物元素を
含む第２の非晶質半導体膜（１１９から延在する）であ
る。
【００６８】こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持
容量２０２を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の電気光
学装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
【００６９】次に、アクティブマトリクス基板の画素部
のみに配向膜１２５を選択的に形成する。配向膜１２５
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。本実施例では配向膜としてＡＬ
３０４６（ＪＳＲ社製）を使用した。
【００７０】次に、配向膜１２５にラビング処理を施し
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。ＩＰＳ方式の場合、色づきを防止し良好な
視野特性を得るのにプレチルト角は０．５°〜３°程度
が望ましく、本実施例では１．５°とした。
【００７１】次いで、アクティブマトリクス基板と、配
向膜１２６が設けられた対向基板１２７とをスペーサで
基板間隔を保持しながらシール剤により貼り合わせた
後、アクティブマトリクス基板と対向基板の間に液晶材
料１２８を注入する。なお、スペーサとしては球状スペ
ーサや柱状スペーサを用いることができる。また、柱状
スペーサを用いた場合にはマスク数が一枚増加するが、
基板間隔をより均一なものとすることができ、さらに散
布工程を削除することができる。なお、ここでは図示し
ないが、対向基板には表示領域として実質的に機能しな
い領域をブラックマスクで覆う。液晶材料１２８はＩＰ
Ｓ方式で用いられる公知のｎ型液晶またはｐ型液晶を適
用すれば良い。
【００７２】本実施例では、３〜５μｍの基板間隔で一
対の基板間を保持することが望ましいｐ型液晶材料であ
るＺＬＩ−４７９２（メルク社製）を用いた。また、Ｚ
ＬＩ−２８０６（メルク社製）を用いる場合は、６〜８
μｍの基板間隔で一対の基板間を保持し、透過光及び応
答速度を最適化すればよい。ｐ型液晶を用いたため、画
素電極とラビング方向のなす角は、絶対値で０．５°〜
４０°とすることが望ましく、本実施例では１５°とし
た。一方、ｎ型液晶を用いる場合は、画素電極とラビン
グ方向のなす角を画素電極と垂直に交わる直線軸に対し
て絶対値で０．５°〜４０°とすることが望ましい。
【００７３】次いで、液晶材料を注入した後、注入口は
樹脂材料で封止する。
【００７４】次に、端子部の入力端子１０１にフレキシ
ブルプリント配線板（Flexible Printed Circuit：ＦＰ
Ｃ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フ
ィルム１３２に銅配線１３１が形成されていて、異方性
導電性接着剤で入力端子を覆う透明導電膜と接続する。
異方性導電性接着剤は接着剤１２９と、その中に混入さ
れ金などがメッキされた数十〜数百μｍ径の導電性表面
を有する粒子１３０により構成され、この粒子１３０が
入力端子１０１上の透明導電膜と銅配線１３１とに接触
することによりこの部分で電気的な接触が形成される。
さらに、この部分の機械的強度を高めるために樹脂層１
３３を設ける。（図３（Ｃ））
【００７５】なお、図１は１つの画素の上面図であり、
Ａ−Ａ'線 及びＢ−Ｂ'線に沿った断面図がそれぞれ図
３（Ｃ）に相当する。ただし、簡略化のため、配向膜が
設けられた対向基板、液晶は図示していない。
【００７６】図６は、図１中の鎖線Ｘ−Ｘ’で切断した
断面図である。共通配線１０３ａは枝分かれしており、
便宜上、本明細書では、枝分かれしている部分を共通電
極１０３ｂと呼び、ゲート配線と平行な部分を共通配線
１０３ａと呼ぶ。画素電極１２２は２つの共通電極１０
３ｂ間に配置されている。また、画素電極１２２と共通
電極１０３ｂは異層に形成されている。これらによっ
て、一方の基板上の画素電極１２２、共通電極１０３ｂ
間で電界がかかり、かつ、その方向が基板界面にほぼ平
行となるようにする。
【００７７】図７は、アクティブマトリクス基板の画素
部と端子部の配置を説明する図である。基板２１０上に
は画素部２１１が設けられ、画素部にはゲート配線２０
８とソース配線２０７が交差して形成され、これに接続
するｎチャネル型ＴＦＴ２０１が各画素に対応して設け
られている。ｎチャネル型ＴＦＴ２０１のドレイン側に
は画素電極１１９及び保持容量２０２が接続し、保持容
量２０２のもう一方の端子は共通配線２０９に接続して
いる。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構
造は図３（Ｂ）で示すｎチャネル型ＴＦＴ２０１と保持
容量２０２と同じものとする。
【００７８】基板の一方の端部には、走査信号を入力す
る入力端子部２０５が形成され、接続配線２０６によっ
てゲート配線２０８に接続している。また、他の端部に
は画像信号を入力する入力端子部２０３が形成され、接
続配線２０４によってソース配線２０７に接続してい
る。ゲート配線２０８、ソース配線２０７、共通配線２
０９は画素密度に応じて複数本設けられるものである。
また、画像信号を入力する入力端子部２１２と接続配線
２１３を設け、入力端子部２０３と交互にソース配線と
接続させても良い。入力端子部２０３、２０５、２１２
はそれぞれ任意な数で設ければ良いものとし、実施者が
適宣決定すれば良い。
【００７９】［実施例２］図８は液晶表示装置の実装方
法の一例である。液晶表示装置は、ＴＦＴが作製された
基板３０１の端部には、入力端子部３０２が形成され、
これは実施例１で示したようにゲート配線と同じ材料で
形成される端子３０３で形成される。そして対向基板３
０４とスペーサ３０６を内包するシール剤３０５により
貼り合わされ、さらに偏光板３０７、３０８、及びカラ
ーフィルタ（図示しない）が設けられている。なお、偏
光板の一方の配置は液晶分子の長軸に合わせ、もう一方
の配置を液晶分子の短軸に合わせればよい。そして、ス
ペーサ３２２によって筐体３２１に固定される。
【００８０】なお、実施例１により得られる非晶質シリ
コン膜で活性層を形成したＴＦＴは、電界効果移動度が
小さく１cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はＩＣチップで形成
され、ＴＡＢ（tape automatedbonding）方式やＣＯＧ
（chip on glass）方式で実装されている。本実施例で
は、ＩＣチップ３１３に駆動回路を形成し、ＴＡＢ方式
で実装する例を示す。これにはフレキシブルプリント配
線板（Flexible Printed Circuit：ＦＰＣ）が用いら
れ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０９
に銅配線３１０が形成されていて、異方性導電性接着剤
で入力端子３０２と接続する。入力端子は配線３０３上
に接して設けられた透明導電膜である。異方性導電性接
着剤は接着剤３１１と、その中に混入され金などがメッ
キされた数十〜数百μｍ径の導電性表面を有する粒子３
１２により構成され、この粒子３１２が入力端子３０２
と銅配線３１０とに接触することにより、この部分で電
気的な接触が形成される。そしてこの部分の機械的強度
を高めるために樹脂層３１８が設けられている。
【００８１】ＩＣチップ３１３はバンプ３１４で銅配線
３１０に接続し、樹脂材料３１５で封止されている。そ
して銅配線３１０は接続端子３１６でその他の信号処理
回路、増幅回路、電源回路などが形成されたプリント基
板３１７に接続されている。そして、透過型の液晶表示
装置では対向基板３０４に光源３１９と光導光体３２０
が設けられてバックライトとして使用される。
【００８２】［実施例３］本実施例では、保護膜を形成
した例を図１４に示す。なお、本実施例は、実施例１の
図３（Ｂ）の状態まで同一であるので異なる点について
以下に説明する。また、図３（Ｂ）に対応する箇所は同
一の符号を用いた。
【００８３】まず、実施例１に従って図３（Ｂ）の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、スパッタ法またはプラズマＣＶＤ
法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒
化シリコン膜、酸化タンタル膜などの無機絶縁膜を用
い、これらの材料から成る単層または積層構造として形
成しても良い。
【００８４】次いで、第４のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素ＴＦＴ部においては絶縁膜４
０２、端子部においては無機絶縁膜４０１をそれぞれ形
成する。この無機絶縁膜４０１、４０２は、パッシベー
ション膜として機能する。また、端子部においては、第
４のフォトリソグラフィー工程により薄い無機絶縁膜４
０１を除去して、端子部の端子１０１上に形成された透
明導電膜からなる第２の導電膜を露呈させる。
【００８５】こうして本実施例では、４回のフォトリソ
グラフィー工程により、４枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
電気光学装置を作製するための一方の基板とすることが
できる。
【００８６】なお、本実施例は、実施例１または実施例
２の構成と自由に組み合わせることが可能である。
【００８７】［実施例４］実施例１では、絶縁膜、第１
の非晶質半導体膜、ｎ型を付与する不純物元素を含む第
２の非晶質半導体膜、及び第１の導電膜をスパッタ法で
積層形成した例を示したが、本実施例では、プラズマＣ
ＶＤ法を用いた例を示す。
【００８８】本実施例では、絶縁膜、第１の非晶質半導
体膜、及びｎ型を付与する不純物元素を含む第２の非晶
質半導体膜をプラズマＣＶＤ法で形成した。
【００８９】本実施例では、絶縁膜として酸化窒化シリ
コン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚
さで形成する。この時、プラズマＣＶＤ装置において、
電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０Ｍ
Ｈｚで行えばよい。電源周波数２７〜６０ＭＨｚを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Ｓｉ
Ｈ4とＮＨ3にＮ2Ｏを添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているの
で、この用途に対して好ましい材料となる。勿論、ゲー
ト絶縁膜はこのような酸化窒化シリコン膜に限定される
ものでなく、酸化シリコン膜、窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。また、下
層を窒化シリコン膜とし、上層を酸化シリコン膜とする
積層構造としても良い。
【００９０】例えば、酸化シリコン膜を用いる場合に
は、プラズマＣＶＤ法で、オルトケイ酸テトラエチル
（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混
合し、反応圧力４０Pa、基板温度２５０〜３５０℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後３００〜４００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
【００９１】また、第１の非晶質半導体膜として、代表
的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ
−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この
時、プラズマＣＶＤ装置において、電源周波数１３〜７
０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。
電源周波数２７〜６０ＭＨｚを使うことにより成膜速度
を向上することが可能となり、成膜された膜は、欠陥密
度の少ないａ−Ｓｉ膜となるため好ましい。その他、こ
の第１の非晶質半導体膜には、微結晶半導体膜、非晶質
シリコンゲルマニウム膜などの非晶質構造を有する化合
物半導体膜を適用することも可能である。
【００９２】また、上記絶縁膜及び上記第１の非晶質半
導体膜のプラズマＣＶＤ法による成膜において、１００
〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣ
ＶＤ法の気相反応によるパーティクルの発生を防ぐこと
ができ、成膜においてピンホールの発生を防ぐことがで
きるため好ましい。
【００９３】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、ｎ型を付与する不純物元
素を含む第２の非晶質半導体膜を２０〜８０ｎｍの厚さ
で形成する。例えば、ｎ型の不純物元素を含有するａ−
Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（Ｓｉ
Ｈ4）に対して０．１〜５％の濃度でフォスフィン（Ｐ
Ｈ3）を添加する。或いは、ｎ型を付与する不純物元素
を含む第２の非晶質半導体膜１０６に代えて水素化微結
晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。
【００９４】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで特に、第１の非晶質半導体膜へ
の不純物の混入を防止することができる。
【００９５】なお、本実施例は、実施例１乃至３のいず
れか一と組み合わせることが可能である。
【００９６】［実施例５］実施例１または実施例４で
は、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不
純物元素を含む第２の非晶質半導体膜、第１の導電膜を
順次、連続的に積層する例を示した。このように連続的
に成膜する場合において使用する複数のチャンバーを備
えた装置の一例を図１０に示した。
【００９７】図１０に本実施例で示す装置（連続成膜シ
ステム）の上面からみた概要を示す。図１０において、
１０〜１５が気密性を有するチャンバーである。各チャ
ンバーには、真空排気ポンプ、不活性ガス導入系が配置
されている。
【００９８】１０、１５で示されるチャンバーは、試料
（処理基板）３０をシステムに搬入するためのロードロ
ック室である。１１は絶縁膜１０４を成膜するための第
１のチャンバーである。１２は第１の非晶質半導体膜１
０５を成膜するための第２のチャンバーである。１３は
ｎ型を付与する第２の非晶質半導体膜１０６を成膜する
ための第３のチャンバーである。１４は第１の導電膜１
０７を成膜するための第４のチャンバーである。また、
２０は各チャンバーに対して共通に配置された試料の共
通室である。
【００９９】以下に動作の一例を示す。
【０１００】最初、全てのチャンバーは、一度高真空状
態に真空引きされた後、さらに不活性ガス、ここでは窒
素によりパージされている状態（常圧）とする。また、
全てのゲート弁２２〜２７を閉鎖した状態とする。
【０１０１】まず、処理基板は多数枚が収納されたカセ
ット２８ごとロードロック室１０に搬入される。カセッ
トの搬入後、図示しないロードロック室の扉を閉鎖す
る。この状態において、ゲート弁２２を開けてカセット
から処理基板３０を１枚取り出し、ロボットアーム２１
によって共通室２０に取り出す。この際、共通室におい
て位置合わせが行われる。なお、この基板３０は実施例
１に従って得られた配線１０１、１０２、１０３ａ、１
０３ｂが形成されたものを用いた。
【０１０２】ここでゲート弁２２を閉鎖し、次いでゲー
ト弁２３を開ける。そして第１のチャンバー１１へ処理
基板３０を移送する。第１のチャンバー内では１５０℃
から３００℃の温度で成膜処理を行い、絶縁膜１０４を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマＣＶＤ法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
【０１０３】絶縁膜の成膜終了後、処理基板はロボット
アームによって共通室に引き出され、第２のチャンバー
１２に移送される。第２のチャンバー内では第１のチャ
ンバーと同様に１５０℃〜３００℃の温度で成膜処理を
行い、プラズマＣＶＤ法で第１の非晶質半導体膜１０５
を得る。なお、第１の非晶質半導体膜としては、微結晶
半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲル
マニウム膜、またはこれらの積層膜等を使用することが
できる。また、第１の非晶質半導体膜の形成温度を３５
０℃〜５００℃として水素濃度を低減するための熱処理
を省略してもよい。なお、ここではプラズマＣＶＤ法が
可能なチャンバーを用いたが、ターゲットを用いたスパ
ッタ法が可能なチャンバーを用いても良い。
【０１０４】第１の非晶質半導体膜の成膜終了後、処理
基板は共通室に引き出され、第３のチャンバー１３に移
送される。第３のチャンバー内では第２のチャンバーと
同様に１５０℃〜３００℃の温度で成膜処理を行い、プ
ラズマＣＶＤ法でｎ型を付与する不純物元素（Ｐまたは
Ａｓ）を含む第２の非晶質半導体膜１０６を得る。な
お、ここではプラズマＣＶＤ法が可能なチャンバーを用
いたが、ターゲットを用いたスパッタ法が可能なチャン
バーを用いても良い。
【０１０５】ｎ型を付与する不純物元素を含む第２の非
晶質半導体膜の成膜終了後、処理基板は共通室に引き出
され、第４のチャンバー１４に移送される。第４のチャ
ンバー内では金属ターゲットを用いたスパッタ法で第１
の導電膜１０７を得る。
【０１０６】このようにして四層が連続的に成膜された
被処理基板はロボットアームによってロードロック室１
５に移送されカセット２９に収納される。
【０１０７】なお、図１０に示した装置は一例に過ぎな
いことはいうまでもない。また、本実施例は実施例１乃
至４のいずれか一と自由に組み合わせることが必要であ
る。
【０１０８】［実施例６］実施例５では、複数のチャン
バーを用いて連続的に積層する例を示したが、本実施例
では図１１に示した装置を用いて一つのチャンバー内で
高真空を保ったまま連続的に積層した。
【０１０９】本実施例では図１１に示した装置システム
を用いた。図１１において、４０は処理基板、５０は共
通室、４４、４６はロードロック室、４５はチャンバ
ー、４２、４３はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。
【０１１０】本実施例は実施例１乃至４のいずれか一と
自由に組み合わせることができる。
【０１１１】ただし、実施例１に適用する場合には、チ
ャンバー４５に複数のターゲットを用意し、順次、反応
ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜
１０５、ｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１０６、第１の導電膜１０７を積層形成すれば
よい。
【０１１２】また、実施例４に適用する場合には、順
次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質
半導体膜１０５、ｎ型を付与する不純物元素を含む第２
の非晶質半導体膜１０６を積層形成すればよい。
【０１１３】［実施例７］実施例１では、ｎ型を付与す
る不純物元素を含む第２の非晶質半導体膜をスパッタ法
で形成した例を示したが、本実施例では、プラズマＣＶ
Ｄ法で形成する例を示す。なお、本実施例はｎ型を付与
する不純物元素を含む第２の非晶質半導体膜の形成方法
以外は実施例１と同一であるため異なる点についてのみ
以下に述べる。
【０１１４】プラズマＣＶＤ法を用い、反応ガスとして
シラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォ
スフィン（ＰＨ3）を添加すれば、ｎ型を付与する不純
物元素を含む第２の非晶質半導体膜を得ることができ
る。
【０１１５】［実施例８］実施例７では、ｎ型を付与す
る不純物元素を含む第２の非晶質半導体膜をプラズマＣ
ＶＤ法で形成した例を示したが、本実施例では、ｎ型を
付与する不純物元素を含む微結晶半導体膜を用いた例を
示す。
【０１１６】形成温度を８０〜３００℃、好ましくは１
４０〜２００℃とし、水素で希釈したシランガス（Ｓｉ
Ｈ4：Ｈ2＝１：１０〜１００）とフォスフィン（Ｐ
Ｈ3）との混合ガスを反応ガスとし、ガス圧を０．１〜
１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2と
することで微結晶珪素膜を得ることができる。また、こ
の微結晶珪素膜成膜後にリンをプラズマドーピングして
形成してもよい。
【０１１７】［実施例９］図１２はＣＯＧ方式を用い
て、電気光学装置の組み立てる様子を模式的に示す図で
ある。第１の基板には画素領域８０３、外部入出力端子
８０４、接続配線８０５が形成されている。点線で囲ま
れた領域は、走査線側のＩＣチップ貼り合わせ領域８０
１とデータ線側のＩＣチップ貼り合わせ領域８０２であ
る。第２の基板８０８には対向電極８０９が形成され、
シール材８１０で第１の基板８００と貼り合わせる。シ
ール材８１０の内側には液晶が封入され液晶層８１１を
形成する。第１の基板と第２の基板とは所定の間隔を持
って貼り合わせるが、ネマチック液晶の場合には３〜８
μmとする。
【０１１８】ＩＣチップ８０６、８０７は、データ線側
と走査線側とで回路構成が異なる。ＩＣチップは第１の
基板に実装する。外部入出力端子８０４には、外部から
電源及び制御信号を入力するためのＦＰＣ（フレキシブ
ルプリント配線板：Flexible Printed Circuit）８１２
を貼り付ける。ＦＰＣ８１２の接着強度を高めるために
補強板８１３を設けても良い。こうして電気光学装置を
完成させることができる。ＩＣチップは第１の基板に実
装する前に電気検査を行えば電気光学装置の最終工程で
の歩留まりを向上させることができ、また、信頼性を高
めることができる。
【０１１９】また、ＩＣチップを第１の基板上に実装す
る方法は、異方性導電材を用いた接続方法やワイヤボン
ディング方式などを採用することができる。図１３にそ
の一例を示す。図１３（Ａ）は第１の基板９０１にＩＣ
チップ９０８が異方性導電材を用いて実装する例を示し
ている。第１の基板９０１上には画素領域９０２、引出
線９０６、接続配線及び入出力端子９０７が設けられて
いる。第２の基板はシール材９０４で第１の基板９０１
と接着されており、その間に液晶層９０５が設けられて
いる。
【０１２０】また、接続配線及び入出力端子９０７の一
方の端にはＦＰＣ９１２が異方性導電材で接着されてい
る。異方性導電材は樹脂９１５と表面にＡｕなどがメッ
キされた数十〜数百μm径の導電性粒子９１４から成
り、導電性粒子９１４により接続配線及び入出力端子９
０７とＦＰＣ９１２に形成された配線９１３とが電気的
に接続されている。ＩＣチップ９０８も同様に異方性導
電材で第１の基板に接着され、樹脂９１１中に混入され
た導電性粒子９１０により、ＩＣチップ９０８に設けら
れた入出力端子９０９と引出線９０６または接続配線及
び入出力端子９０７と電気的に接続されている。
【０１２１】また、図１３（Ｂ）で示すように第１の基
板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ
９１７によりＩＣチップの入出力端子と引出線または接
続配線とを接続しても良い。そして樹脂９１８で封止す
る。
【０１２２】ＩＣチップの実装方法は図１２及び図１３
を基にした方法に限定されるものではなく、ここで説明
した以外にも公知のＣＯＧ方法やワイヤボンディング方
法、或いはＴＡＢ方法を用いることが可能である。
【０１２３】本実施例は実施例１、３乃至８のいずれか
一と自由に組み合わせることが可能である。
【０１２４】［実施例１０］実施例１では、画素電極や
ソース電極を覆う透明導電膜を形成した例を示したが本
実施例では、図１５を用いて透明導電膜を形成しない例
を説明する。
【０１２５】実施例１に従って、図２（Ｃ）の状態、即
ち、ゲート配線６０２、共通配線６０３ａ、共通電極６
０３ｂ、配線（後の工程によりソース配線、画素電極と
なる）を得る。
【０１２６】次いで、第３のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して第１の非晶質半導体膜、ソース領域
及びドレイン領域、ソース配線６２１、及び画素電極６
２２を形成する。
【０１２７】この第３のフォトリソグラフィー工程は、
配線と、ｎ型を付与する不純物元素を含む第２の非晶質
半導体膜と、第１の非晶質半導体膜の一部とをエッチン
グにより除去して開孔を形成する。本実施例では、ま
ず、ウエットエッチングにより配線を選択的に除去して
ソース配線６２１及画素電極６２２を形成した後、ドラ
イエッチングによりｎ型を付与する不純物元素を含む第
２の非晶質半導体膜と非晶質半導体膜の一部をエッチン
グした。なお、本実施例では、ウエットエッチングとド
ライエッチングとを用いたが、実施者が反応ガスを適宜
選択してドライエッチングのみで行ってもよいし、実施
者が反応溶液を適宜選択してウエットエッチングのみで
行ってもよい。
【０１２８】また、開孔の底部は第１の非晶質半導体膜
に達しており、凹部を有する第１の非晶質半導体膜が形
成される。この開孔によって配線はソース配線６２１と
画素電極６２２に分離され、ｎ型を付与する不純物元素
を含む第２の非晶質半導体膜はソース領域とドレイン領
域に分離される。
【０１２９】以降の工程は実施例１に従って作製すれば
アクティブマトリクス基板が得られる。
【０１３０】なお、本実施例は実施例１乃至９のいずれ
か一と自由に組み合わせることができる。
【０１３１】［実施例１１］本実施例は、基板としてプ
ラスチック基板（或いはプラスチックフィルム）を用い
た例を示す。なお、本実施例は基板としてプラスチック
基板を用いること以外は実施例１とほぼ同一であるため
異なる点についてのみ以下に述べる。
【０１３２】プラスチック基板の材料としてはＰＥＳ
（ポリエチレンサルファイル）、ＰＣ（ポリカーボネー
ト）、ＰＥＴ（ポリエチレンテレフタレート）もしくは
ＰＥＮ（ポリエチレンナフタレート）を用いることがで
きる。
【０１３３】プラスチック基板を用いて実施例１に従っ
て作製すればアクティブマトリクス基板が完成する。た
だし、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与
する不純物元素を含む第２の非晶質半導体膜は、成膜温
度が比較的低温であるスパッタ法で形成することが望ま
しい。
【０１３４】プラスチック基板上に特性の良好なＴＦＴ
を設けることができるとともに、さらなる表示装置の軽
量化を図ることができる。また、基板がプラスチックで
あるため、フレキシブルな電気光学装置にすることも可
能である。また、組み立てが容易となる。
【０１３５】なお、本実施例は、実施例１〜３、９、１
０のいずれか一と自由に組合せることができる。
【０１３６】［実施例１２］本実施例では、画素電極や
ソース配線を覆う第２の導電膜１２３、１２４の形成と
同じ工程で画素部以外の領域に保護回路を設ける例を図
１６に示す。
【０１３７】図１６（Ａ）において、７０１は配線であ
り、画素部から延長されたゲート配線またはソース配線
または共通配線を示している。また、第２の導電膜から
なる電極７０１は、配線７０１が形成されていない領域
を埋めるように、且つ配線７０１と重ならないように形
成される。本実施例は、マスクを増やすことなく保護回
路を形成する例を示したが、特に図１６（Ａ）の構成に
限定されないことは言うまでもない。例えば、マスクを
増やして保護ダイオードやＴＦＴで保護回路を形成して
もよい。
【０１３８】また、図１６（Ｂ）は等価回路図を示して
いる。
【０１３９】このような構成とすることで、製造工程に
おいて製造装置と絶縁体基板との摩擦による静電気の発
生を防止することができる。特に、製造工程で行われる
液晶配向処理のラビング時に発生する静電気からＴＦＴ
等を保護することができる。
【０１４０】なお、本実施例は実施例１乃至１１のいず
れか一と自由に組み合わせることができる。
【０１４１】［実施例１３］上記各実施例１乃至１２の
いずれか一を実施して形成されたボトムゲート型ＴＦＴ
は様々な電気光学装置（アクティブマトリクス型液晶デ
ィスプレイ）に用いることができる。即ち、それら電気
光学装置を表示部に組み込んだ電子機器全てに本願発明
を実施できる。
【０１４２】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図１７及び図１８に示す。
【０１４３】図１７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１４４】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１４５】図１７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１４６】図１７（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１４７】図１７（Ｅ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２に適用することができる。
【０１４８】図１８（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を表示部２９０４に適用することが
できる。
【０１４９】図１８（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０１５０】図１８（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０１５１】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１２のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０１５２】
【発明の効果】本発明により、３回のフォトリソグラフ
ィー工程により、３枚のフォトマスクを使用して、逆ス
タガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及
び保持容量を備えたＩＰＳ方式の電気光学装置を実現す
ることができる。
【０１５３】また、保護膜を形成した場合においては、
４回のフォトリソグラフィー工程により、４枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持
容量を備えたＩＰＳ方式の電気光学装置を実現すること
ができる。
【図面の簡単な説明】
【図１】 本願発明の上面図を示す図。
【図２】 アクティブマトリクス基板の作製工程を示
す断面図。
【図３】 アクティブマトリクス基板の作製工程を示
す断面図。
【図４】 アクティブマトリクス基板の作製工程を示
す上面図。
【図５】 アクティブマトリクス基板の作製工程を示
す上面図。
【図６】 液晶表示装置の断面図。
【図７】 液晶表示装置の画素部と入力端子部の配置
を説明する上面図。
【図８】 液晶表示装置の実装構造を示す断面図。
【図９】 入力端子部の上面図及び断面図。
【図１０】 製造装置の上面図。
【図１１】 製造装置の上面図。
【図１２】 液晶表示装置の実装を示す図。
【図１３】 液晶表示装置の実装構造を示す断面図。
【図１４】 液晶表示装置の断面図。
【図１５】 本願発明の上面図を示す図。
【図１６】 保護回路の上面図及び回路図。
【図１７】 電子機器の一例を示す図。
【図１８】 電子機器の一例を示す図。
フロントページの続き Ｆターム(参考） 2H092 GA14 GA48 GA50 GA51 GA57 JA26 JA29 JA38 JA42 JA44 JA47 JB11 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA32 MA34 MA35 MA37 NA25 NA27 PA06 PA13 QA07 RA10 5C094 AA12 AA14 AA42 AA43 AA44 BA03 BA43 CA19 CA24 DA14 DA15 EA04 EA07 EB02 ED03 ED14 ED15 FB12 FB14 FB15 GB10 HA05 HA06 HA07 HA08 5F110 AA16 CC07 DD01 DD02 DD03 EE01 EE02 EE03 EE04 EE14 EE15 EE44 FF01 FF02 FF03 FF04 FF09 FF28 FF30 GG01 GG02 GG03 GG14 GG15 GG25 GG33 GG43 GG45 HK03 HK04 HK06 HK07 HK09 HK15 HK16 HK22 HK25 HK26 HK32 HK33 HK35 NN02 NN22 NN23 NN24 NN34 NN35 NN72 QQ09

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】一対の基板と、前記一対の基板間に保持さ
    れた液晶とを備えた液晶表示装置であって、 前記一対の基板の一方の基板には、ゲート配線及び共通
    電極と、 前記ゲート配線及び共通電極上に絶縁膜と、 前記絶縁膜上に非晶質半導体膜と、 前記非晶質半導体膜上にソース領域及びドレイン領域
    と、 前記ソース領域または前記ドレイン領域上にソース配線
    または画素電極が形成され、 前記画素電極と共通電極とは、前記一方の基板面と平行
    な電界が生じるように配置され、 前記ドレイン領域または前記ソース領域の一つの端面
    は、前記非晶質半導体膜の端面及び前記画素電極の端面
    と概略一致することを特徴とする液晶表示装置。
  2. 【請求項２】一対の基板と、前記一対の基板間に保持さ
    れた液晶とを備えた液晶表示装置であって、 前記一対の基板の一方の基板には、ゲート配線及び共通
    電極と、 前記ゲート配線及び共通電極上に絶縁膜と、 前記絶縁膜上に非晶質半導体膜と、 前記非晶質半導体膜上にソース領域及びドレイン領域
    と、 前記ソース領域または前記ドレイン領域上にソース配線
    または画素電極が形成され、 前記画素電極と共通電極とは、前記一方の基板面と平行
    な電界が生じるように配置され、 前記ドレイン領域または前記ソース領域の一つの端面
    は、前記非晶質半導体膜の端面及び前記画素電極の端面
    と概略一致し、もう一つの端面は、前記ソース配線の端
    面と概略一致することを特徴とする液晶表示装置。
  3. 【請求項３】一対の基板と、前記一対の基板間に保持さ
    れた液晶とを備えた液晶表示装置であって、 前記一対の基板の一方の基板には、ゲート配線及び共通
    電極と、 前記ゲート配線及び共通電極上に絶縁膜と、 前記絶縁膜上に非晶質半導体膜と、 前記非晶質半導体膜上にソース領域及びドレイン領域
    と、 前記ソース領域または前記ドレイン領域上にソース配線
    または画素電極が形成され、 前記画素電極と共通電極とは、前記一方の基板面と平行
    な電界が生じるように配置され、 前記ソース配線の下方には、前記非晶質半導体膜と、ｎ
    型を付与する不純物元素を含む非晶質半導体膜とが積層
    されていることを特徴とする液晶表示装置。
  4. 【請求項４】請求項１乃至３のいずれか一において、前
    記ソース領域及び前記ドレイン領域は、ｎ型を付与する
    不純物元素を含む非晶質半導体膜からなることを特徴と
    する液晶表示装置。
  5. 【請求項５】請求項１乃至４のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、及び
    前記ドレイン領域は、大気に曝されることなく連続的に
    形成されたことを特徴とする液晶表示装置。
  6. 【請求項６】請求項１乃至５のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
    は前記ドレイン領域は、スパッタ法により形成されたこ
    とを特徴とする液晶表示装置。
  7. 【請求項７】請求項１乃至５のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
    は前記ドレイン領域は、プラズマＣＶＤ法により形成さ
    れたことを特徴とする液晶表示装置。
  8. 【請求項８】請求項１乃至７のいずれか一において、前
    記ゲート配線は、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、
    ＮｄまたはＣｒから選ばれた元素を主成分とする膜また
    はそれらの合金膜またはそれらの積層膜からなることを
    特徴とする液晶表示装置。
  9. 【請求項９】請求項１乃至８のいずれか一において、前
    記ソース領域及び前記ドレイン領域は、前記画素電極と
    同一のマスクにより形成されたことを特徴とする液晶表
    示装置。
  10. 【請求項１０】請求項１乃至９のいずれか一において、
    前記ソース領域及び前記ドレイン領域は、前記ソース配
    線と同一のマスクにより形成されたことを特徴とする液
    晶表示装置。
  11. 【請求項１１】請求項１乃至１０のいずれか一におい
    て、前記ソース領域及び前記ドレイン領域は、前記ソー
    ス配線及び前記画素電極と同一のマスクにより形成され
    たことを特徴とする液晶表示装置。
  12. 【請求項１２】請求項１乃至１１のいずれか一におい
    て、前記非晶質半導体膜のうち、前記ソース領域及びド
    レイン領域と接する領域における膜厚は、前記ソース領
    域と接する領域と前記ドレイン領域と接する領域との間
    の領域における膜厚より厚いことを特徴とする液晶表示
    装置。
  13. 【請求項１３】請求項１乃至１２のいずれか一におい
    て、前記画素電極は透明導電膜で覆われていることを特
    徴とする液晶表示装置。
  14. 【請求項１４】請求項１乃至１３のいずれか一におい
    て、前記ソース配線及び前記ソース配線の延長上にある
    端子は透明導電膜で覆われていることを特徴とする液晶
    表示装置。
  15. 【請求項１５】請求項１乃至１４のいずれか一の記載の
    前記液晶表示装置を用いたことを特徴とするパーソナル
    コンピュータ、ビデオカメラ、携帯型情報端末、デジタ
    ルカメラ、デジタルビデオディスクプレーヤー、または
    電子遊技機器。
  16. 【請求項１６】絶縁表面上に第１のマスクでゲート配線
    及び共通電極を形成する第１工程と、 前記ゲート配線及び共通電極を覆う絶縁膜を形成する第
    ２工程と、 前記絶縁膜上に第１の非晶質半導体膜を形成する第３工
    程と、 前記第１の非晶質半導体膜上にｎ型を付与する不純物元
    素を含む第２の半導体膜を形成する第４工程と、 前記第２の非晶質半導体膜上に第１の導電膜を形成する
    第５工程と、 第２のマスクで前記第１の非晶質半導体膜をパターニン
    グし、前記第２のマスクで前記第２の非晶質半導体膜を
    パターニングし、前記第２のマスクで前記第１の導電膜
    をパターニングして前記第１の導電膜からなる配線を形
    成する第６工程と、 第３のマスクで前記配線をパターニングしてソース配線
    及び画素電極を形成し、前記第３のマスクで前記第２の
    非晶質半導体膜をパターニングして前記第２の非晶質半
    導体膜からなるソース領域及びドレイン領域を形成し、
    前記第３のマスクで前記第１の非晶質半導体膜の一部除
    去を行う第８工程と、を有することを特徴とする液晶表
    示装置の作製方法。
  17. 【請求項１７】絶縁表面上に第１のマスクでゲート配線
    及び共通電極を形成する第１工程と、 前記ゲート配線及び共通電極を覆う絶縁膜を形成する第
    ２工程と、 前記絶縁膜上に第１の非晶質半導体膜を形成する第３工
    程と、 前記第１の非晶質半導体膜上にｎ型を付与する不純物元
    素を含む第２の半導体膜を形成する第４工程と、 前記第２の非晶質半導体膜上に第１の導電膜を形成する
    第５工程と、 第２のマスクで前記第１の非晶質半導体膜をパターニン
    グし、前記第２のマスクで前記第２の非晶質半導体膜を
    パターニングし、前記第２のマスクで前記第１の導電膜
    をパターニングして前記第１の導電膜からなる配線を形
    成する第６工程と、 前記配線と接して重なる第２の導電膜を形成する第７工
    程と、 第３のマスクで前記第２の導電膜をパターニングし、前
    記第２の導電膜からなる電極を形成し、前記第３のマス
    クで前記配線をパターニングしてソース配線及び画素電
    極を形成し、前記第３のマスクで前記第２の非晶質半導
    体膜をパターニングして前記第２の非晶質半導体膜から
    なるソース領域及びドレイン領域を形成し、前記第３の
    マスクで前記第１の非晶質半導体膜の一部除去を行う第
    ８工程と、を有することを特徴とする液晶表示装置の作
    製方法。
  18. 【請求項１８】請求項１７において、第２の導電膜は透
    明導電膜であることを特徴とする液晶表示装置。
  19. 【請求項１９】請求項１６乃至１８のいずれか一におい
    て、前記画素電極と前記共通電極とは、前記絶縁表面と
    平行な電界が生じるように配置することを特徴とする液
    晶表示装置。
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