KR20080094646A - 액정 표시 장치 - Google Patents

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KR20080094646A
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순페이 야마자키
요시하루 히라카타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 IPS 시스템의 액정 표시 장치에서, TFT를 제조하는 공정 수를 줄여서 제조 비용을 줄이고 수율을 향상시키기 위한 것이다.
본 발명은 채널 에칭형 하부 게이트 TFT 구조(channel etch type bottom gate TFT structure)를 채택하며, 소스 영역(119)과 드레인 영역(120)의 패터닝 및 소스 배선(121) 및 픽셀 전극(122)의 패터닝이 동일한 포토마스크에 의해 실행되는 것을 특징으로 한다.
Figure P1020080097181
액정 표시 장치, 액정 표시 장치 제조 방법, 포토마스크, IPS 시스템

Description

액정 표시 장치{Liquid crystal display device}
본 발명은 액티브 매트릭스형 액정 표시 장치에 관한 것으로, 특히 IPS(In-Plane Switching) 시스템(=횡전계 시스템(transverse electric field system))의 액티브 매트릭스형 액정 표시 장치에 관한 것이다.
박막 트랜지스터(TFT)와 같은 액티브 소자를 사용하는 액티브 매트릭스형 액정 표시 장치는 공지되어 있다. 액티브 매트릭스형 액정 표시 장치는 픽셀 밀도를 증가시킬 수 있으며, 크기도 작고 가벼우며, 전력 소모가 적으므로, CRT 대체품으로서 개인용 컴퓨터의 모니터나 액정 TV와 같은 제품들이 개발되었다. 특히, 다결정 실리콘에 의해 대표되는 결정 반도체 막으로 TFT의 액티브층을 형성하는 기술에 의해 동일 기판상에 픽셀 부분을 위한 스위칭 TFT(이하, 픽셀 TFT)는 물론 구동 회로까지 형성가능하며, 액정 표시 장치의 소형화, 경량화에도 기여한 기술로 평가받아왔다.
액정 표시 장치에서, 액정은 한 쌍의 기판들 사이에 밀봉되며, 액정 분자는 기판들 중 하나의 기판의 픽셀 전극(개별 전극)과 다른 기판의 대향 전극(공통 전극) 사이에 인가되며 기판면에 대해 거의 수직인 전계에 의해 배향된다. 그러나, 이러한 액정 구동 방법은 시야각이 좁다는 단점이 있다. 즉, 기판면에 대해 수직인 방향에서 보았을 때, 정상 표시 상태가 얻어질 수 있지만, 사선 방향에서 보았을 때는 색조가 변하며 색조가 선명하지 않다.
이러한 단점들을 극복하기 위한 방법으로서 IPS 시스템이 있다. 이 시스템은 픽셀 전극과 공통 배선 모두가 기판들 중 하나의 기판상에 형성되며, 전계가 횡방향으로 변경되고, 액정 분자들이 세워(rise)지지 않고 그 배향이 기판면과 거의 평행한 방향으로 제어된다는 특징을 가진다. 이러한 동작 원리에 의해, 시야각을 넓힐 수 있다.
액정 표시 장치의 용도는 다양하며, IPS 시스템에서도 화면 크기의 확대에 따라 고정밀도, 고개구율, 신뢰도 향상에 대한 요구가 증가하였다. 동시에, 생산성 향상과 비용 절감에 대한 요구도 증가하였다.
생산성과 수율을 향상시키기 위해, 공정수를 줄이는 것이 효과적인 방법으로 간주된다.
특히, TFT를 제조하는데 필요한 포토마스크의 수를 줄여야 할 필요가 있다. 포토마스크는 포토레지스트 패턴을 형성하기 위해 포토리소그라피 방법에서 사용되며, 이는 기판상에서 에칭 공정 마스크가 된다.
하나의 포토마스크를 사용함으로써, 레지스트, 전 베이킹, 노광, 현상, 후 베이킹 등의 공정이 적용되며, 과정 전후의 막 침착과 에칭 공정, 레지스트 박리(peeling), 세척, 건조 과정이 추가된다. 그러므로, 전체 공정이 복잡해지는 문제가 발생한다.
또한, 기판은 절연체이므로 제조 공정 중에 마찰에 의한 정전기가 발생한다. 정전기가 발생하면, 기판상에 형성된 배선의 교차부에서 단락이 발생하며, 정전기에 의한 TFT의 열화 또는 손상으로 인해 디스플레이 고장 또는 전기 광학 장치에서 화질이 떨어지는 문제가 발생한다. 특히, 제조 공정에서 실행되는 액정 배향 과정에서 마찰(rubbing) 공정 중에 정전기가 발생하는 문제가 있다.
본 발명은 이러한 문제들을 극복하기 위한 것이며, 본 발명의 목적은 TFT를 제조하는 공정 수를 줄이는 것이며, 제조 비용을 줄이고, IPS 시스템의 액정 표시 장치를 개선하는 것이다.
또한, 본 발명의 목적은 TFT 손상과 정전기에 의한 TFT 특성의 열화 문제를 해결하기 위한 구조 및 그 구조를 제조하는 방법을 제공한다.
이러한 문제들을 해결하기 위해, 본 발명은 채널 에칭형 하부 게이트 TFT 구조를 채용하며, 동일한 포토마스크를 이용하여 소스 영역 및 드레인 영역의 패터닝, 및 소스 배선 및 픽셀 전극의 패터닝을 실행하는 것을 특징으로 한다.
본 발명의 제조 방법은 이하에서 간단히 설명된다.
우선, 게이트 배선(102)과 공통 배선(103a)(그리고, 공통 전극(103b))이 제 1 마스크(포토마스크 번호 1)를 이용하여 형성된다.
그런 다음, 절연막(게이트 절연막)(104a), 제 1 비정질 반도체 막(105), n-형 전도성을 전달하는 불순물 요소를 함유하는 제 2 비정질 반도체 막(106), 제 1 도전막(107)이 순서대로 적층된다(도 2의 (a)). 미세결정 반도체 막이 비정질 반도체 막을 대신하여 사용될 수 있다는 것과, n-형 전도성을 전달하는 불순물 요소를 함유하는 미세결정 반도체 막이 n-형 전도성을 전달하는 불순물 요소를 함유하는 비정질 반도체 막을 대신하여 사용될 수 있다는 것에 유의한다. 또한, 이러한 막들(104a, 105, 106 및 107)은 스퍼터링 또는 플라즈마 CVD를 사용하여 다수의 챔버 또는 동일한 챔버에서 대기로 노출되지 않고 연속적으로 형성된다. 대기로 노출되지 않음으로써 불순물의 혼입이 방지된다.
그런 다음, 제 2 마스크(포토마스크 번호 2)를 이용하여, 상기 제 1 도전막(107)이 패터닝되고, 제 1 도전막으로부터 배선(114)(이후에 소스 배선 및 픽셀 전극이 됨)이 형성되며; 상기 제 2 비정질 반도체 막(106)이 패터닝되고, n-형 전 도성을 전달하는 불순물 요소를 함유하는 제 2 비정질 반도체 막(112)이 형성되며; 상기 제 1 비정질 반도체 막(105)이 패터닝되고 제 1 비정질 반도체 막(110)이 형성된다(도 2의 (b)).
그 후, 제 2 도전막(116)이 전체면에 형성된다(도 2의 (d)). 제 2 도전막(116)으로서 투명한 도전막이 사용될 수 있거나 또는 반사성을 가진 도전막이 사용될 수도 있다는 점에 유의한다. 제 2 도전막은 정전 손상의 방지, 배선 및 단자부의 전기 접속을 보호하기 위해 제공된다.
그런 다음, 제 3 마스크(포토마스크 번호 3)를 이용하여, 상기 제 2 도전막(116)이 패터닝되며; 상기 배선(114)이 패터닝되고, 소스 배선(121)과 픽셀 전극(122)이 형성되며; n-형 전도성을 전달하는 불순물 요소를 가진 제 2 비정질 반도체 막(112)이 패터닝되고, n-형 전도성을 전달하는 불순물 요소를 가진 제 2 비정질 반도체 막(112)으로부터 소스 영역(119)과 드레인 영역(120)이 형성되며; 상기 제 1 비정질 반도체 막(110)의 일부가 제거되고, 제 1 비정질 반도체 막(118)이 형성된다(도 3의 (a)).
이러한 형태의 구성을 이용하여, 픽셀 TFT 부를 제조할 경우에 포토리소그라피 기술에서 사용된 포토마스크의 수는 3으로 설정될 수 있다.
과제 해결을 위해 이 명세서에 기술되는 본 발명의 구성은 다음과 같다:
한 쌍의 기판과 상기 한 쌍의 기판 사이에 있는 액정을 포함하는 액정 표시 장치에 있어서, 상기 액정 표시 장치는;
상기 한 쌍의 기판들 중 하나에 형성된 게이트 배선(102) 및 공통 전극(103b),
게이트 배선(102)과 공통 전극(103b)상에 형성된 절연막(104b),
절연막상에 형성된 비정질 반도체 막(118),
비정질 반도체 막상에 형성된 소스 영역(119)과 드레인 영역(120),
상기 소스 영역(119) 또는 드레인 영역(120)상에 형성된 소스 배선(121) 또는 픽셀 전극(122)을 포함하며,
상기 픽셀 전극(122)과 공통 전극(103b)은 하나의 기판의 기판면과 평행한 전계가 생성되도록 배치되고,
상기 드레인 영역(120) 또는 소스 영역(119)의 한 단면은 비정질 반도체 막(118)의 단면 및 픽셀 전극(122)의 단면에 실질적으로 일치하는 것을 특징으로 한다.
또한, 본 발명의 다른 구조는 다음과 같다:
한 쌍의 기판과 상기 한 쌍의 기판 사이에 있는 액정을 가지는 액정 표시 장치에 있어서, 상기 액정 표시 장치는;
상기 한 쌍의 기판들 중 하나에 형성된 게이트 배선(102) 및 공통 전극(103b),
게이트 배선(102)과 공통 전극(103b)상에 형성된 절연막(104b),
절연막상에 형성된 비정질 반도체 막(118),
비정질 반도체 막(118)상에 형성된 소스 영역(119)과 드레인 영역(120),
소스 영역(119) 또는 드레인 영역(120)상에 형성된 소스 배선(121) 또는 픽셀 전극(122)을 구비하며,
상기 픽셀 전극(122)과 공통 전극(103b)은 하나의 기판의 기판면과 평행한 전계가 생성되도록 배치되며,
상기 드레인 영역(120) 또는 소스 영역(119)의 한 단면은 상기 비정질 반도체 막(118)의 단면 및 픽셀 전극(122)의 단면과 실질적으로 일치하며, 다른 측 단면은 소스 배선(121)의 단면과 실질적으로 일치하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 구조는 다음과 같다:
한 쌍의 기판과 상기 한 쌍의 기판 사이에 있는 액정을 가지는 액정 표시 장치에 있어서, 상기 액정 표시 장치는;
상기 한 쌍의 기판들 중 하나에 형성된 게이트 배선(102) 및 공통 전극(103b),
게이트 배선(102)과 공통 전극(103b)상에 형성된 절연막,
절연막상에 형성된 비정질 반도체 막(118),
비정질 반도체 막상에 형성된 소스 영역(119)과 드레인 영역(120),
소스 영역(119) 또는 드레인 영역(120)상에 형성된 소스 배선(121) 또는 픽셀 전극(122)을 구비하며,
상기 픽셀 전극(122)과 공통 전극(103b)은 하나의 기판의 기판면과 평행한 전계가 생성되도록 배치되며,
상기 비정질 반도체 막(118)과 n-형 도전성을 부여하는 불순물 요소를 함유 한 비정질 반도체 막은 소스 배선 아래에 적층되는 것을 특징으로 한다.
또한, 상기 각 구조에서, 액정 표시 장치는 소스 영역 및 드레인 영역이 n-형 도전성을 부여하는 불순물 요소를 함유한 비정질 반도체 막으로부터 형성되는 것을 특징으로 한다.
또한, 상기 각 구조에서, 액정 표시 장치는 게이트 배선(102)이 Al, Cu, Ti, Mo, W, Ta, Nd, Cr로 구성된 그룹으로부터 선택된 원소의 막, 상기 요소의 합금막 또는 상기 요소의 적층막으로부터 형성되는 것을 특징으로 한다.
또한, 상기 각 구조에서, 액정 표시 장치는 소스 영역(119)과 드레인 영역(120)이 픽셀 전극(122)과 동일한 마스크를 이용하여 형성되는 것을 특징으로 한다. 또한, 소스 영역(119)과 드레인 영역(120)은 소스 배선(121)과 동일한 마스크를 이용하여 형성되는 것을 특징으로 한다.
또한, 상기 각 구성에서, 액정 표시 장치는 비정질 반도체 막에서, 소스 영역 및 드레인 영역과 접하는 영역의 두께가, 소스 영역과 접하는 영역과 드레인 영역과 접하는 영역 사이의 영역의 두께보다 두꺼운 것을 특징으로 한다.
또한, 상기 각 구성에서, 액정 표시 장치는 픽셀 전극이 투명한 도전막으로 덮여지는 것을 특징으로 한다. 또한, 소스 배선 및 소스 배선의 연장상의 단자(terminal)가 투명한 도전막으로 덮여지는 것을 특징으로 한다.
또한, 상기 각 구조를 달성하기 위한 본 발명의 구조는 액정 표시 장치를 제조하는 방법이며, 상기 방법은,
제 1 마스크를 이용하여 절연 표면상에 게이트 배선(102)과 공통 전 극(103b)(공통 배선(103a))을 형성하는 제 1 단계;
상기 게이트 배선(102)과 상기 공통 전극(103b)을 커버하는 절연막(104a)을 형성하는 제 2 단계;
상기 절연막(104a)상에 제 1 비정질 반도체 막(105)을 형성하는 제 3 단계;
상기 제 1 비정질 반도체 막(105)상에 n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106)을 형성하는 제 4 단계;
상기 제 2 비정질 반도체 막(106)상에 제 1 도전막(107)을 형성하는 제 5 단계;
제 2 마스크를 이용하여 상기 제 1 비정질 반도체 막(105)을 패터닝하고, 상기 제 2 마스크를 이용하여 상기 제 2 비정질 반도체 막(106)를 패터닝하고, 상기 제 2 마스크를 이용하여 상기 제 1 도전막(107)를 패터닝하여, 상기 제 1 도전막으로부터 배선(114)을 형성하는 제 6 단계;
제 3 마스크를 이용하여 상기 배선(114)을 패터닝하여, 소스 배선(121)과 픽셀 전극(122)를 형성하고, 상기 제 3 마스크를 이용하여 상기 제 2 비정질 반도체 막(112)를 패터닝하여 상기 제 2 비정질 반도체 막으로부터 소스 영역(119)과 드레인 영역(120)을 형성하고, 상기 제 3 마스크를 이용하여 상기 제 1 비정질 반도체 막의 일부를 제거하는 제 8 단계를 포함하는 것을 특징으로 한다.
또한, 상기 각 구조를 달성하기 위한 본 발명의 구조는 액정 표시 장치를 제조하는 방법이며, 상기 방법은,
제 1 마스크를 이용하여 절연 표면상에 게이트 배선(102)과 공통 전극(103b)(공통 배선(103a))를 형성하는 제 1 단계;
상기 게이트 배선(102)과 상기 공통 전극(103b)을 덮는 절연막(104a)를 형성하는 제 2 단계;
상기 절연막(104a)상에 제 1 비정질 반도체 막(105)을 형성하는 제 3 단계;
상기 제 1 비정질 반도체 막상에 n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106)을 형성하는 제 4 단계;
상기 제 2 비정질 반도체 막(106)상에 제 1 도전막(107)을 형성하는 제 5 단계;
제 2 마스크를 이용하여 상기 제 1 비정질 반도체 막(105)을 패터닝하고, 상기 제 2 마스크를 이용하여 상기 제 2 비정질 반도체 막(106)를 패터닝하고, 상기 제 2 마스크를 이용하여 상기 제 1 도전막(107)를 패터닝하여, 상기 제 1 도전막으로부터 배선(114)을 형성하는 제 6 단계;
상기 배선(114)에 접하여 겹쳐지는 제 2 도전막(116)을 형성하는 제 7 단계;
제 3 마스크를 이용하여 상기 제 2 도전막(116)을 패터닝하여 상기 제 2 도전막으로부터 전극을 형성하고, 상기 제 3 마스크를 이용하여 상기 배선(114)를 패터닝하여 소스 배선(121)과 픽셀 전극(122)을 형성하고, 상기 제 3 마스크를 이용하여 상기 제 2 비정질 반도체 막(116)을 패터닝하여, 상기 제 2 비정질 반도체 막으로부터 소스 영역(119)과 드레인 영역(120)을 형성하고, 상기 제 3 마스크를 이용하여 상기 제 1 비정질 반도체 막의 일부를 제거하는 제 8 단계를 포함하는 것을 특징으로 한다.
상기 구조에서, 제 2 도전막(116)은 투명한 도전막인 것을 특징으로 한다.
또한, 상기 각 구조에서, 픽셀 전극과 공통 전극은 절연 표면과 평행한 전계 가 생성되도록 배치된다.
본 발명에 의하면, 3개의 포토마스크를 사용한 3회의 포토리소그라피 공정을 통해 역스태거형 n-채널 TFT를 갖는 픽셀 TFT 부와 축적 커패시터를 구비한 IPS 시스템의 전기 광학 장치가 실현될 수 있다.
또한, 보호막을 형성하는 경우, 4개의 포토마스크를 사용한 4회의 포토리소그라피 공정을 통해 무기 절연막에 의해 보호된 역스태거형 n-채널 TFT를 갖는 픽셀 TFT 부와 축적 캐패시터를 구비한 IPS 시스템의 전기 광학 장치가 실현될 수 있다.
본 발명의 실시예는 아래와 같다.
도 1은 본 발명의 IPS 시스템의 픽셀 구조를 도시한 평면도의 예이며, 편의상, 매트릭스 형태로 배열된 다수의 픽셀 중 하나의 픽셀 구조만을 도시하였다. 도 2, 도 3은 제조 과정을 도시한 도면이다.
도 1에 도시된 바와 같이, 액티브 매트릭스 기판은 서로 평행하게 배열된 복수의 게이트 배선과 각 게이트 배선에 직각으로 배치되는 다수의 소스 배선을 포함한다. 또한, 게이트 배선과 동일한 층에 복수의 공통 배선을 포함한다.
또한, 픽셀 전극(122)은 게이트 배선(102)과 소스 배선(121)으로 둘러싸인 영역에 배치된다. 또한, 서로 평행한 2개의 공통 전극(103b)은 픽셀 전극(122)의 양측에 배치된다. 액정은 픽셀 전극(122)과 공통 전극(103b) 사이에 형성된 횡방향 의 전계를 이용하여 구동된다. 또한, 공통 전극과 소스 배선 사이의 갭(gap)에 의한 빛의 누설을 감소시키기 위하여, 이들은 서로 부분적으로 겹쳐지도록 배치될 수 있다.
또한, TFT는 스위칭 요소로서 게이트 배선(102)과 소스 배선(121)의 교차 부분에 인접하여 형성된다. 이 TFT는 비정질 구조를 갖는 반도체 막(이하, 제 1 비정질 반도체 막이라 함)으로부터 형성된 채널 형성 영역을 갖는 역스태거형(reverse stagger type) TFT(채널 에칭형)이다.
또한, TFT는 절연 기판상에, 게이트 전극(게이트 배선(102)과 일체로 형성됨), 게이트 절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한, 제 2 비정질 반도체 막으로부터 형성된 소스 영역 또는 드레인 영역, 소스 전극(소스 배선(121)과 일체로 형성), 픽셀 전극(122)을 순서대로 적층하여 형성된다.
또한, 소스 영역에 접하는 영역과 드레인 영역에 접하는 영역 사이의 막 두께는 제 1 비정질 반도체 막의 다른 영역들에 비해 얇다. 그 이유는 막 두께가, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막을 에칭에 의해 분리하여 소스 영역 및 드레인 영역을 형성할 때, 제 1 비정질 반도체 막의 일부가 제거되어 얇아지기 때문이다. 또한, 픽셀 전극의 단면 및 드레인 영역의 단면은 이러한 에칭 공정으로 일치된다. 이러한 유형의 역스태거형 TFT는 채널 에칭형 TFT라고도 한다. 소스 영역의 단면 및 소스 배선의 단면도 일치한다.
또한, 소스 배선(소스 전극 포함)과 픽셀 전극(122) 아래에, 게이트 절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막이 절연 기판 상에 순서대로 적층된다.
게다가, 축적 커패시턴스(storage capacitance)가 공통 배선(103a), 픽셀 전극(122)(또는 n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막, 제 1 비정질 반도체 막), 이들 사이에 존재하는 절연막(104b)으로 형성된다.
투명 전극으로 형성되며, 소스 배선과 접하는 제 2 도전막(124)과, 투명 전극으로 형성되며 픽셀 전극과 접하는 제 2 도전막(123)은 일련의 제조 공정에서, 특히, 마찰(rubbing) 공정에서 생성되는 정전기를 방지하는 기능을 한다. 게다가, 이러한 제 2 도전막(124)은 FPC와의 연결이 단자 부분에서 이루어지는 경우 전기 접속이 쉽게 이루어지게 한다.
게다가, IPS 시스템이 통상적으로 전송형이지만, 유전성 다층막이 형성된 금속 기판 또는 절연 기판이 대향 기판으로서 사용되고 기판 간격이 전송형의 절반이 되면 반사형 표시 장치를 제조할 수 있다.
상기와 같은 구조를 가진 본 발명에 대한 보다 상세한 설명은 아래와 같다.
실시예들
실시예 1
본 발명의 실시예는 도 1-도 7을 이용하여 설명된다. 이 실시예는 액정 표시 장치를 제조하는 방법과, 역스태거형 TFT에 의해 기판상에 픽셀 부의 TFT를 형성하고, TFT에 연결된 축적 커패시터를 제조하는 방법에 대한 상세한 설명으로 이루어진다. 또한, 기판 가장자리부에 형성되는 단자 부분과 다른 기판들상에 형성된 회 로의 배선들에 전기적으로 연결하는 제조 공정이 동일한 도면에서 동시에 도시된다.
도 2의 (a)에서, 코닝사(Corning Corp.)의 #7059 유리 또는 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미늄 붕규산 유리로 된 유리 기판이 투광성을 갖는 기판(100)으로서 사용된다. 또한, 석영 기판 또는 플라스틱 기판과 같은 투광성 기판이 사용될 수도 있다.
다음으로, 기판 전체면에 도전층을 형성한 후, 제 1 포토리소그라피 공정이 실시되어 레지스트 마스크가 형성되어, 불필요한 부분들은 에칭에 의해 제거되며, 배선 및 전극(게이트 전극을 포함한 게이트 배선(102), 공통 전극(103b)과 단자(101)를 포함한 공통 배선(103a))이 형성된다. 에칭은 게이트 전극(102)의 적어도 가장자리 부분에 테이퍼된 부분을 형성하기 위해 실시된다. 도 4는 이러한 공정의 상면도이다.
게이트 전극을 포함하는 게이트 배선(102), 공통 배선(103a), 단자 부분의 단자(101)를 알루미늄(Al), 구리(Cu) 등과 같은 저저항성 도전 재료로 형성하는 것이 바람직하나, Al은 내열성 저하와 부식이 잘되는 문제를 가지고 있으므로 내열성도전 재료와 조합된다. 또한, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd)으로 이루어진 그룹으로부터 선택된 한 원소, 또는 상기 원소의 합금, 또는 상기 원소들의 조합으로 이루어지는 합금막, 또는 상기 원소들을 포함하는 질산화물들이 내열성 도전 재료로서 형성된다. 예를 들면, Ti 및 Cu의 적층 또는 TaN 및 Cu의 적층이 주어질 수 있다. 또한, Ti, Si, Cr 또는 Nd 등과 같 은 내열 도전 재료와 함께 형성하면 수평성(levelness)이 향상되므로 바람직하다. 또한, 이러한 내열 도전막은 예를 들어 Mo와 W와 함께 형성될 수도 있다.
액정 표시 장치를 구현함에 있어서, 내열 도전 재료와 저저항성 도전 재료를 합성하여 게이트 전극과 게이트 배선을 형성하는 것이 바람직하다. 이러한 경우의 적절한 조합을 설명한다.
화면 크기가 대각선 5인치 이하라고 가정하면, 내열 도전 재료의 질소 화합물로 형성되는 도전층(A)과 내열 도전 재료로 형성되는 도전층(B)을 적층한 2층 구조가 사용된다. 도전층(B)은 Al, Cu, Ta, Ti, W, Nd 및 Cr로 이루어진 그룹으로부터 선택된 원소, 또는 상기 원소들의 합금, 또는 상기 원소들의 조합의 합금막으로 형성되며, 도전층(A)은 탄탈륨질화물(TaN) 막, 텅스텐질화물(WN)막, 틴탈륨질화물(TiN)막으로부터 형성된다. 예를 들면, 도전층(A)로서 Cr과 도전층(B)로서 Nd를 함유한 Al을 적층한 2층 구조를 이용하는 것이 바람직하다. 도전층(A)은 10-100nm(바람직하게는 20-50nm)의 두께를 가지며, 도전층(B)은 200-400nm(바람직하게는 250-350nm)의 두께를 가진다.
한편, 대형 화면에 적용하기 위해, 내열 도전 재료로 형성된 도전층(A), 저저항성 도전 재료로 형성된 도전층(B), 내열 도전 재료로 형성된 도전층(C)을 적층한 3층 구조를 이용하는 것이 바람직하다. 저저항성 도전 재료로 형성되는 도전층(B)은 알루미늄(Al)을 포함하는 재료로부터 형성되며, 순 Al 외에, 스칸듐(Sc), Ti, Nd 또는 실리콘(Si) 등의 원소들이 0.01-5 원자% 함유된 Al가 사용된다. 도전층(C)은 도전층(B)의 Al에서 힐락(hilllock) 형성을 방지하는데 효과적이다. 도전 층(A)은 10-100nm의 두께(바람직하게는 20-50nm)를 가지며, 도전층(B)은 200-400nm의 두께(바람직하게는 250-350nm)를 가지며, 도전층(C)은 10-100nm의 두께(바람직하게는 20-50nm)를 가진다. 실시예1에서, 도전층(A)은 Ti를 타겟으로 스퍼터링함으로써 형성된 50nm의 두께를 가진 Ti막으로부터 형성되며, 도전층(B)은 Al을 타겟으로 스퍼터링함으로써 형성된 200nm의 두께를 가진 Al막으로부터 형성되며, 도전층(C)은 Ti을 타겟으로 스퍼터링함으로써 형성된 50nm의 두께를 가진 Ti막으로부터 형성된다.
그 다음, 절연막(104a)은 전체면에 형성된다. 절연막(104a)은 스퍼터링을 이용하여 형성되며 50-200nm의 막 두께를 가진다.
예를 들면, 실리콘 질화막이 절연막(104a)으로서 사용되며, 150nm의 두께로 형성된다. 물론, 게이트 절연막은 이러한 유형의 실리콘 질화막에 제한되지 않으며, 실리콘 산화막, 실리콘 질산화막, 탄탈륨 산화막과 같은 다른 절연막이 사용될 수 있으며, 게이트 절연막은 단일층 또는 이러한 재료들로 형성된 적층 구조로 형성될 수 있다. 예를 들면, 하부층으로서 실리콘 질화막과 상부층으로서 실리콘 산화막을 가지는 적층 구조가 사용될 수 있다.
다음으로, 절연막(104a)상에 50-200nm(바람직하게는 100-150nm)의 두께로 제 1 비정질 반도체 막(105)이 플라즈마 CVD 또는 스퍼터링과 같은 공지된 방법(도시하지 않음)을 이용하여 전면에 형성된다. 전형적으로, 비정질 실리콘(a-Si)막은 실리콘 타겟(target)을 스퍼터링하여 100nm의 두께로 형성된다. 또한, 제 1 비정질 반도체 막으로 미세결정 반도체 막, 또는 비정질 실리콘 게르마늄막 (SixGe(1-x), (0<x<1)), 비정질 실리콘 카바이드(SixCy) 등과 같은 비정질 구조를 가진 화합물 반도체 막이 적용될 수 있다.
하나의 도전형(n-형 또는 p-형)을 전달하는 불순물 요소를 함유한 제 2 비정질 반도체 막이 두께 20-80nm으로 형성된다. 하나의 도전형(n-형 또는 p-형)을 전달하는 불순물 요소를 함유한 제 2 비정질 반도체 막은 플라즈마 CVD 또는 스퍼터링과 같은 공지된 방법으로 전면에 형성된다. 이 실시예에서, n-형 불순물 요소를 함유한 제 2 비정질 반도체 막(106)은 인(P)이 첨가된 실리콘 타겟을 이용하여 침착된다. 또는, n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막은 수소화 미세결정 실리콘막(μc-Si:H)으로부터 형성될 수 있다.
다음으로, 금속 재료를 포함하는 제 1 도전막(107)은 스퍼터링 또는 진공 증착법으로 형성된다. 제 1 도전막(107)의 재료로는 제 2 비정질 반도체 막(106)과 저항 접촉(ohmic contact)을 형성할 수 있는 금속 재료라면 어느 재료이든 상관없으며, Al, Cr, Ta 및 Ti로 이루어진 그룹으로부터 선택된 원소, 또는 상기 원소들을 포함하는 합금, 상기 원소들의 조합으로 이루어진 합금막이 주어질 수 있다. 이 실시예에서 스퍼터링을 이용하여 제 1 도전막(107)으로서 두께 50-150nm의 Ti막, 그 Ti막상에 중첩된 300-400nm의 알루미늄(Al), 또한 그 Al막 상에 두께 100-150nm의 Ti막이 형성된다(도 2의 (a)).
절연막(104a), 제 1 비정질 반도체 막(105), n형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106), 제 1 도전막(107)은 모두 공지된 방법으로 제조되며, 플라즈마 CVD 또는 스퍼터링으로 방법으로 제조될 수 있다. 막(104a, 105, 106 및 107)은 실시예 1에서 스퍼터링에 의해 그리고 타겟 또는 스퍼터링 가스를 적절히 변경함으로써 연속적으로 형성된다. 이 때 스퍼터링 장치에서 동일한 반응 챔버 또는 다수의 반응 챔버가 사용되며, 이러한 막들을 대기에 노출시키지 않고 연속으로 적층하는 것이 바람직하다. 막을 대기에 노출시키지 않음으로써 불순물의 혼입이 방지될 수 있다.
그 다음, 제 2 포토리소그라피 공정이 실시되어, 레지스트 마스크(108 및 109)가 형성되며, 에칭에 의해 불필요한 부분을 제거해, 배선(이후의 공정에서 소스 배선 및 픽셀 전극을 형성하는)이 형성된다. 이 때 에칭 방법으로서 습식 또는 건식 에칭이 사용된다. 제 1 비정질 반도체 막(105), n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106), 도전성 금속막(107)이 에칭되며, 제 1 비정질 반도체 막(110), n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(112), 도전성 금속막(114)이 픽셀 TFT 부에 형성된다. 따라서, 막의 가장자리 표면은 대략 일치한다. 또한, 커패시터 부에서, 제 1 비정질 반도체 막(111), n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(113), 도전성 금속막(115)이 형성된다. 마찬가지로, 이 막의 가장자리 표면은 대략 일치한다. SiCl4, Cl2, BCl3의 혼합 가스를 반응 가스로 이용한 건식 에칭에 의해 Ti막, Al막, Ti막을 순서대로 적층하여 형성된 제 1 도전막(107)이 에칭되며, 제 1 비정질 반도체 막(105), n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106)은 반응 가스를 CF4 및 O2의 혼합 가스로 변경하여 선택적으로 제거된다(도 2의 (b)). 단자 부에는, 단자(101)와 절연막(104a)이 남는다.
그 다음 레지스트 마스크(108, 109)를 제거한 후에, 쉐도우 마스크(shadow mask)에 의해 레지스트 마스크가 형성되며, 단자 부의 패드 부를 덮는 절연막(104a)을 선택적으로 제거해 절연막(104b)이 형성되며, 레지스트 마스크는 제거된다(도 2의 (c)). 또한, 레지스트 마스크는 쉐도우 마스크 대신 스크린 프린팅함으로써 형성될 수 있으며, 이는 에칭 마스크로서 사용될 수 있다.
그 다음 투명 도전막을 포함한 제 2 도전막(116)이 전면에 침착된다(도 2의 (d)). 도 5는 이 상태의 상면도이다. 그러나 간략화를 위해 도 5에 전면에 침착된 제 2 도전막(116)을 도시하지 않았다.
제 2 도전막(116)은 산화 인듐(In2O3) 또는 인듐 주석 산화물 합금(In2O3 -SnO2, 약칭 ITO)과 같은 재료로 스퍼터링 또는 진공 증착과 같은 방법을 이용하여 형성된다. 이러한 유형의 재료의 에칭 처리는 염산계의 용액을 사용해 실행된다. 그러나, 특히 ITO 에칭에 의해 찌꺼기가 생기기 쉬우며, 그러므로, 산화 인듐 산화 아연 합금(In2O3-ZnO)이 에칭 작업성을 향상시키기 위해 사용될 수 있다. 산화 인듐 산화 아연 합금은 표면을 매끄럽게 만드는 특성이 우수하며, ITO에 비하여 열적 안정성이 우수하며, 따라서 제 2 도전막(116)과 접하는 배선(111)이 Al막으로 형성되는 경우에도, 부식 반응이 방지될 수 있다. 마찬가지로, 산화 아연(ZnO)은 적합 한 재료이며, 가시광의 투과성과 도전성을 향상시키기 위해, 갈륨(Ga)이 첨가된 산화 아연(ZnO:Ga)과 같은 재료가 사용될 수 있다.
다음에 제 3 포토리소그라피 공정을 이용하여 레지스트 마스크(117a-117c)를 형성한다. 필요없는 부분은 에칭에 의해 제거되며, 제 1 비정질 반도체 막(118), 소스 영역(119), 드레인 영역(120), 소스 배선(121), 픽셀 전극(122), 제 2 도전막(123, 124)이 형성된다.(도 3의 (a)).
제 3 포토리소그라피 공정은 제 2 도전막(116)을 패터닝하며, 동시에 에칭에 의해 배선(114), n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(112), 제 1 비정질 반도체 막(110)의 일부를 제거해 개구를 형성한다. 이 실시예에서, 우선 ITO로 이루어진 제 2 도전막(116)은 질산 및 염산의 혼합 용액 또는 염화 제2철(ferric chloride) 용액을 이용해 습식 에칭함으로써 선택적으로 제거되며, 습식 에칭에 의해 배선(114)을 제거한 후, n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(112)과 비정질 반도체 막(110)의 일부가 건식 에칭에 의해 에칭된다. 이 실시예에서는 습식 에칭 및 건식 에칭이 사용되었지만, 작업자는 반응 가스를 적절히 선택함으로써 건식 에칭만을 실시할 수 있으며, 작업자는 반응 가스를 적절히 선택함으로써 습식 에칭만을 실시할 수 있다.
또한, 개구의 하부가 제 1 비정질 실리콘막에 도달하며, 오목부(concave portion)를 갖는 비정질 반도체 막(118)이 형성된다. 배선(114)은 개구에 의해 소스 배선(121)과 픽셀 전극(122)으로 분리되며, n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(112)은 소스 영역(119)과 드레인 영역(120)으로 분리 된다. 또한, 소스 배선에 접하는 제 2 도전막(124)은 소스 배선을 덮으며, 후속 제조 공정 동안 특히 마찰 공정 동안, 정전기의 발생을 방지하는 역할을 한다. 또한, 도 9에 도시한 바와 같이, 제 2 도전막(124)은 단자부에서 FPC와의 접속을 형성하는 중요한 역할을 한다. 또한, 제 2 도전막(124)은 소스 배선을 보호하는 역할을 한다.
또한, 제 3 포토리소그라피 공정에서 캐패시터 부에서 절연막(104b)을 유전체로서 공통 배선(103a)과 픽셀 전극(122) 사이에 축적 캐패시터가 형성된다.
제 3 포토리소그라피 공정에서, 레지스트 마스크(117c)로 덮임으로써 단자부에 형성된 투명 도전막으로 이루어진 제 2 도전막이 남는다.
*그 다음, 레지스트 마스크(113a-113c)가 제거된다. 이 상태의 단면도는 도 3의 (b)에 도시된다.
또한, 도 9의 (a)는 이러한 상태에서의 게이트 배선 단자부(501)와 소스 배선 단자부(502)의 상면도이다. 도 1-도 3에서 대응하는 개소에는 동일한 부호를 사용함을 유념하라. 또한, 도 9의 (b)는 도 9의 (a)의 라인 E-E', F-F'를 따른 단면도에 해당한다. 도 9의 (a)에서 투명 도전막으로 이루어진 참조 번호 503은 입력 단자로서 기능하는 연결 전극을 나타낸다. 또한, 도 9의 (b)에서 참조 번호 504는 절연막(104b에서 연장)을, 참조 번호 505는 제 1 비정질 반도체 막(118에서 연장)을, 참조 번호 506은 n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(119에서 연장)을 나타낸다.
이렇게 하여, 3개의 포토마스크를 이용하고, 3회의 포토리소그라피 공정을 실시함으로써, 역스태거형 n-채널형 TFT(201)를 갖는 픽셀 TFT 부와 축적 커패시터(202)가 완성될 수 있다. 이것을 각각의 픽셀에 대응하는 매트릭스 영역에 배치해 또한 픽셀을 구성함으로써, 액티브 매트릭스형 전기 광학 장치를 제조하기 위한 하나의 기판이 제조된다. 편의상, 본 명세서에서는 이러한 기판을 액티브 매트릭스 기판이라고 칭할 것이다.
배향막(alignment film)(125)은 액티브 매트릭스 기판의 픽셀 부에서만 선택적으로 형성된다. 스크린 프린팅은 배향막(125)을 선택적으로 형성하는 방법으로서 사용될 수 있으며, 배향막 도포 후에 쉐도우 마스크를 이용하여 레지스트 마스크가 형성되는 제거 방법이 사용될 수 있다. 통상적으로, 폴리이미드 수지가 종종 액정 표시 요소의 배향막에 사용된다. 이 실시예에서 AL 3046(JSR사에 의해 제조됨)이 배향막으로서 사용된다.
다음에, 마찰 공정이 배향막(125)상에서 실시되며, 일정한 프리틸트각(pre-tilt angle)을 가지도록 액정 요소들을 배향한다. IPS 방법의 경우, 채색을 방지하고 우수한 시야각을 얻기 위해, 프리틸트각은 약 0.5˚ 내지 3˚인 것이 바람직하며, 본 실시예에서는 1.5˚로 설정된다.
액티브 매트릭스 기판과 배향막(126)이 형성된 대향 기판(127)이 스페이스를 이용하여 기판들 사이에서 간격을 유지하면서 실란트(sealant)에 의해 접합된 후, 액정 재료(128)는 액티브 매트릭스 기판과 대향 기판 사이의 공간에 주입된다. 구 형상의 스페이서 또는 기둥 형상의 스페이서가 스페이서로서 이용될 수 있다. 기 둥 형상의 스페이서가 사용되면 마스크의 수는 하나가 감소되며, 기판들 사이의 공간이 균일해지며 스프레이 공정을 생략할 수 있다. 도면에는 도시되지 않았으나, 대향 기판상에 표시 영역으로서 실질적으로 기능하지 않는 영역이 있으며 이 영역은 블랙 마스크로 덮여있다. IPS 방법에서 사용되는 공지된 n-형 액정 또는 p-형 액정이 액정 재료(128)로 적용될 수 있다.
본 실시예에서는 한 쌍의 기판이 3-5㎛의 간격으로 배치된 p-형 액정 재료 ZLI-4792(Merck사에 의해 제조됨)이 바람직하며, 이것이 본 실시예에서 사용된다. ZLI-2806(Merck사에 의해 제조됨)를 사용하는 경우, 한 쌍의 기판이 6-8㎛의 간격으로 배치되며, 투과광 및 응답 속도가 최적이 된다. p-형 액정이 사용되었으므로, 픽셀 전극과 마찰 방향간의 각은 절대값으로 0.5˚내지 40˚인 것이 바람직하며, 본 실시예에서는 15˚로 설정되었다. 한편, n-형 액정을 사용하는 경우, 픽셀 전극에 직각으로 교차하는 축에 대한 픽셀 전극과 마찰 방향간의 각은 절대값으로 0.5˚내지 40˚으로 설정된다.
액정 재료를 주입한 후, 주입을 위한 개구는 수지 재료로 봉해진다.
그 다음, FPC(flexible printed circuit)는 단자부의 입력 단자(101)에 연결된다. FPC는 폴리이미드와 같은 유기 수지막(132)상의 구리 배선(131)에 의해 형성되며, 이방성 도전 접착제에 의해 입력 단자를 덮는 투명 도전막에 연결된다. 이방성 도전 접착제는 접착제(129)와, 그 안에 혼합된 금과 같은 재료로 도금된 수십 내지 수백 ㎛의 직경을 갖는 도전 표면을 가진 입자(130)로 구성된다. 입자(130)는 입력 단자(101)와 구리 배선(131)상에 투명 도전막을 연결함으로써 이 부분에서 전 기 연결을 형성한다. 또한, 이 영역의 기계적 강성을 높이기 위해, 수지층(133)이 형성된다(도 3의 (c)).
도 1은 하나의 픽셀의 상면도이며, A-A'선, B-B' 선에 따른 단면도는 도 3의 (c)에 각각 해당한다. 간략화를 위해 배향막이 배치되는 대향 기판과 액정은 도면에 도시되지 않았다.
도 6은 도 1의 쇄선 X-X'에 따른 단면도이다. 공통 배선(103a)은 분기되었으며, 편의상 본 명세서에서 분기된 부분은 공통 전극(103b)으로 칭하며 게이트 배선과 평행한 부분은 공통 배선(103a)으로 칭한다. 픽셀 전극(122)은 2개의 공통 전극(103b) 사이에 배치된다. 또한, 픽셀 전극(122)과 공통 전극(103b)은 다른 층에 형성된다. 이들에 의해 한 기판상의 픽셀 전극(122)과 공통 전극(103b) 사이에 전계가 인가되며, 방향은 기판 인터페이스와 거의 평행하도록 설정된다.
도 7은 액티브 매트릭스 기판의 픽셀부와 단자부의 배열을 보여주는 도면이다. 픽셀부(211)는 기판(210)상에 배치되며, 게이트 배선(208)과 소스 배선(207)은 픽셀부에서 교차하도록 배치되며, 이들과 연결되도록 배치된 n-채널 TFT(201)은 각 픽셀에 대응하도록 배치된다. 픽셀 전극(119)과 축적 커패시터(202)는 n-채널 TFT(201)의 드레인측에 연결되며, 축적 커패시터(202)의 다른 단자는 공통 배선(209)에 연결된다. n-채널 TFT(201)와 축적 커패시터(202)의 구조는 도 3의 (b)에 도시한 n-채널 TFT(201)와 축적 커패시터(202)와 동일하다.
스캐닝 신호를 입력하는 입력 단자부(205)는 기판의 한 단부에 형성되며, 연결 배선(206)에 의해 게이트 배선(208)에 연결된다. 또한, 영상 신호를 입력하는 입력 단자부(203)는 다른 단부에 형성되며, 연결 배선(204)에 의해 소스 배선(207)에 연결된다. 게이트 배선(208), 소스 배선(207), 공통 배선(209)은 픽셀 밀도에 대응해 복수 배치된다. 영상 신호를 입력하는 입력 단자(212), 연결 배선(213)을 배치하고 입력 단자부(203)로 교대로 소스 배선과 연결하도록 하는 것이 바람직하다. 입력 단자부(203, 205 및 212)는 각각 임의의 수로 배치될 수 있으며, 이것은 작업자가 적절히 결정될 수 있다.
실시예 2
도 8은 액정 표시 장치를 장착하는 방법의 일례를 도시한다. 액정 표시 장치는 TFT가 형성된 기판(301)의 가장자리부에 형성된 입력 단자부(302)를 가지며, 실시예 1에 도시한 바와 같이, 게이트 배선과 동일한 재료로 형성된 단자(303)에 의해 형성된다. 대향 기판(304)은 스페이서(306)를 봉합하는 실란트(sealant)(305)에 의해 기판(301)에 접합되며, 편광판(307 및 308) 및 칼라 필터(도시하지 않음)가 배치된다. 편광판들 중 하나의 배열은 액정 분자의 긴축에 맞도록 조정될 수 있으며, 다른 편광판의 배열은 액정 분자의 짧은 축에 맞도록 조정될 수 있다. 이들은 스페이서(322)에 의해 케이싱(casing)(321)에 고정된다.
실시예 1에서 얻어진, 비정질 실리콘막에 의해 형성된 액티브층을 갖는 TFT는 전계 효과 이동도가 작으며, 대략 1cm2/Vsec만이 얻어진다. 그러므로 영상 표시를 위한 구동 회로는 IC 칩으로 형성되며, TAB(tape automated bonding) 방법 또는 COG(chip on glass) 방법에 의해 장착된다. 이 실시예에서, IC 칩(313)에 구동 회 로가 형성되며 TAB 방법으로 장착된다. FPC(flexible printed circuit)가 사용되며, FPC는 폴리이미드와 같은 유기 수지막(309)에 구리 배선(310)에 의해 형성되며 이방성 도전 접착제에 의해 입력 단자(302)에 연결된다. 입력 단자는 배선(303)에 접해 형성된 투명 도전막이다. 이방성 도전 접착제는 접착제(311) 및, 거기에 혼합되는 금과 같은 재료로 도금된 수십 내지 수백 ㎛의 직경을 가지는 도전면을 갖는 입자(312)로 구성된다. 입자(312)는 입력 단자(302)와 구리 배선(310)을 연결함으로써 이 부분에서 전기 연결을 형성한다. 또한, 이 영역의 기계적 강성을 높이기 위해 수지층(318)이 형성된다.
IC 칩(313)은 범프(314)에 의해 구리 배선(310)에 연결되며, 수지 재료(315)로 봉합된다. 구리 배선(310)은 연결 단자(316)를 통해 신호 처리 회로, 증폭 회로, 전원 회로와 같은 다른 회로들이 형성된 인쇄 기판(317)에 연결된다. 광원(319)과 광 컨덕터(320)는 대향 기판(304)에 형성되며 전송형 액정 표시 장치의 백라이트로서 사용된다.
실시예 3
이 실시예에서, 보호막을 형성하는 일예가 도 14에 도시된다. 이 실시예는 도 3의 (b)의 상태까지 실시예 1과 동일하며, 차이점만이 설명됨을 유념하라. 또한, 도 3의 (b)에 대응하는 개소에는 동일한 부호가 사용된다.
우선, 실시예 1에 따라 도 3의 (b)의 상태까지 형성한 후, 얇은 무기 절연막이 전면에 형성된다. 얇은 무기 절연막은 플라즈마 CVD 또는 스퍼터링을 이용해 형성되며, 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 탄탈륨 산화막 등이 얇 은 무기 절연막으로서 사용되며, 이러한 재료의 단층 또는 적층 구조가 형성될 수 있다.
제 4 포토리소그라피 공정이 실시되며, 레지스트 마스크를 형성하며, 필요없는 부분은 에칭에 의해 제거되며, 픽셀 TFT 부에서 절연막(402)을, 단자부에서 무기 절연막(401)을 형성한다. 무기 절연막(401 및 402)은 패시베이션막(passivation film)으로서 기능한다. 또한, 얇은 무기 절연막(401)은 제 4 포토리소그라피 공정에 의해 단자부에서 제거되며, 단자부의 단자(101)상에 형성된 투명 도전막으로 이루어진 제 2 도전막을 노광한다.
무기 절연막에 의해 보호되는 역스태거형 n-채널형 TFT와 축적 커패시터는 이 실시예에서 4개의 포토마스크를 사용한 총 4회의 포토리소그라피 공정에 의해 완성될 수 있다. 각 픽셀에 대응하는 매트릭스 영역에 이를 배열하여 픽셀부를 구성함으로써, 액티브 매트릭스 전기 광학 장치를 제조하기 위한 하나의 기판이 만들어질 수 있다.
실시예 1, 실시예 2의 구성을 가진 본 발명의 실시예를 자유롭게 조합하는 것도 가능하다.
실시예 4
실시예 1에서는, 절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막, 제 1 도전막을 스퍼터링에 의해 적층으로 형성한 예가 주로 다루어졌으나, 이 실시예는 막을 형성하기 위해 플라즈마 CVD를 사용하는 예를 설명할 것이다.
절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막은 이 실시예에서 플라즈마 CVD에 의해 형성된다.
이 실시예에서, 실리콘 질산화막이 절연막으로서 사용되며, 플라즈마 CVD에 의해 150nm 두께로 형성된다. 이 때 플라즈마 CVD 장치에서 침착은 13-70MHz, 바람직하게는 27-60MHz의 전원 주파수로 실시된다. 27-60MHz의 전원 주파수를 이용하여, 밀집한 절연막이 형성될 수 있으며, 게이트 절연막으로서 전압 저항이 증가할 수 있다. 또한, N2O를 SiH4, NH3에 추가하여 제조된 실리콘 질산화막은 막에서 고정되는 전하 밀도가 감소하므로 이 용도로는 바람직한 재료이다. 물론, 게이트 절연막이 이러한 유형의 실리콘 질산화막에 제한되는 것은 아니며 실리콘 산화막, 실리콘 질화막, 탄탈륨 산화막과 같은 다른 절연막을 이용한 단일층이나 적층 구조가 형성될 수도 있다. 또한, 실리콘 질화막을 하부층으로, 실리콘 산화막을 상부층으로 한 적층 구조가 사용될 수도 있다.
예를 들면, 실리콘 산화막을 사용하는 경우, 플라즈마 CVD방법으로 TEOS(tetraethyl orthosilicate)와 O2을 혼합하며, 반응 압력은 40Pa에 설정하고, 기판 온도 250-350˚C, 고주파수(13.56MHz) 전력 밀도 0.5-0.8 W/cm2로 방전시켜 형성될 수 있다. 이와 같이 형성된 실리콘 산화막은 그 후 300-400˚C의 열 어닐링에 의해 게이트 절연막으로서 우수한 특징을 얻는다.
전형적으로 수소화 비정질 실리콘(a-Si:H)막은 플라즈마 CVD에 의해 두께 100nm로 제 1 비정질 실리콘막으로서 형성된다. 이 때 플라즈마 CVD 장치에서 침 착은 전원 주파수 13-70MHz, 바람직하게는 27-60MHz로 실시된다. 전원 주파수 27-60 MHz를 사용함으로써, 막 침착 속도를 증가시킬 수 있으며, 침착된 막은 결함 밀도가 낮은 a-Si막이 되므로 바람직하다. 또한, 미세결정 반도체 막과, 비정질 실리콘 게르마늄막과 같은 비정질 구조를 가진 화합물 반도체 막을 제 1 비정질 반도체 막으로서 적용할 수 있다.
또한, 절연막과 제 1 비정질 반도체 막의 플라즈마 CVD 막 침착에서 100-100kHz의 펄스 변조 방전이 실행되는 경우, 플라즈마 CVD 기상 반응에 의한 입자 생성이 방지될 수 있으며, 막 침착에서의 핀홀(pinhole) 생성도 방지될 수 있어 바람직하다.
또한, 실시예에서, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막이 단일 도전형 불순물 요소를 함유한 반도체 막으로서 두께 20-80nm으로 형성된다. 예를 들면, n-형 불순물 요소를 함유한 a-Si:H 막이 형성될 수 있으며, 이를 위해, 포스핀(PH3)이 실란(SiH4)에 0.1- 5% 농도로 첨가된다. 대안적으로, 수소화 미세결정 실리콘막(μc-Si:H)이 n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106) 대신에 사용될 수 있다.
이러한 막들은 반응 가스를 적절히 변경함으로써 연속으로 형성될 수 있다. 또한, 이러한 막들은 이 때 플라즈마 CVD 장치에서 동일한 반응 챔버 또는 다수의 반응 챔버를 이용하여 대기에 노출시키기 않고 연속으로 적층될 수 있다. 대기에 막을 노출하지 않고 막들을 연속으로 침착함으로써, 제 1 비정질 반도체 막으로의 불순물 혼입이 방지될 수 있다.
이 실시예를 실시예 1 - 3 중 어느 것과도 조합할 수 있음에 유념하라.
실시예 5
실시예 1-4에는 절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막, 제 1 도전막을 순서대로 연속으로 적층한 예가 도시된다. 연속적인 막 침착을 실행하는 경우에 사용되는 복수의 챔버가 준비된 장치의 일예가 도 10에 도시된다.
도 10은 상기 언급한 장치의 개요(연속적인 막 침착 시스템)가 도시되며, 도 10에서 참조 번호 10-15는 기밀 특성을 가진 챔버를 나타낸다. 진공 이송 펌프와 비활성 가스 유입 시스템이 각 챔버에 배치된다.
참조 번호 10-15에 의해 표시된 챔버들은 시편(test piece)(처리 기판)(30)을 시스템으로 가져오는 로드락 챔버(load-lock chamber)이다. 참조 번호 11의 챔버는 절연막(104)의 침착을 위한 제 1 챔버이다. 참조 번호 12의 챔버는 제 1 비정질 반도체 막(105)의 침착을 위한 제 2 챔버이다. 참조 번호 13의 챔버는 n-형 도전성을 부여하는 제 2 비정질 반도체 막(106)의 침착을 위한 제 3 챔버이다. 참조 번호 14의 챔버는 제 1 도전막(107)의 침착을 위한 제 4 챔버이다. 또한, 참조 번호 20은 각 챔버에 대해 공통으로 배치된 시편의 공용 챔버이다.
작동에 대한 설명은 아래와 같다.
우선 모든 챔버들을 고진공 상태로 하면, 퍼지(purge) 상태(정상 압력)가 비활성 가스(여기에서는 질소)를 이용하여 만들어진다. 또한, 모든 게이트 밸브(22- 27)를 폐쇄한 상태가 조성된다.
우선, 다수의 처리 기판을 적재한 카세트(28)가 로드락 챔버(10)에 배치된다. 카세트를 배치한 후, 로드락 챔버의 문(도시하지 않음)이 닫힌다. 이 상태에서, 게이트 밸브(22)가 열리고 처리 기판들(30) 중 하나가 카세트로부터 제거되고 로봇암(21)에 의해 공통 챔버(20)에서 꺼내진다. 이 때 공통 챔버에서 위치 정렬이 실행된다. 기판(30)으로, 실시예 1에 따라 획득된 배선(101, 102, 103a 및 103b)이 형성된 기판이 사용됨을 유념하라.
그런 다음, 게이트 밸브(22)는 폐쇄되며, 게이트 밸브(23)가 개방된다. 처리 기판(30)은 제 1 챔버(11)로 이동된다. 막 침착 처리는 150-300˚C의 온도에서 제 1 챔버내에서 실시되며 절연막(104)이 획득된다. 실리콘 질화막, 실리콘 산화막, 실리콘 질산화막, 또는 이러한 막들의 적층막이 절연막으로서 사용될 수 있다. 단일층 실리콘 질화막이 이 실시예에서 사용되었으나, 2층, 3층 또는 그 이상의 적층구조도 사용될 수 있다. 플라즈마 CVD를 실시할 수 있는 챔버가 사용되었으나, 타겟을 이용한 스퍼터링이 가능한 챔버도 사용될 수 있다.
절연막의 침착이 완료된 후, 처리 기판은 로봇암에 의해 공통 챔버로 이동되며, 그 다음에는 제 2 챔버(12)로 이송된다. 제 1 챔버와 마찬가지로 150-300˚C의 온도에서 제 2 챔버에 막 침착이 실시되며, 플라즈마 CVD에 의해 제 1 비정질 반도체 막(105)이 획득된다. 미세결정 반도체 막, 비정질 게르마늄막, 비정질 실리콘 게르마늄막, 또는 이러한 막들의 적층 막이 제 1 비정질 실리콘 막으로서 사용될 수 있다. 또한, 수소의 농도를 줄이기 위한 열처리 공정은 제 1 비정질 반도 체 막의 형성 온도가 350-500˚C인 것으로 인해 생략가능하다. 플라즈마 CVD를 실시할 수 있는 챔버가 사용되었으나, 타겟을 이용한 스퍼터링이 가능한 챔버도 사용될 수 있음에 유념하라.
제 1 비정질 반도체 막의 침착 완료 후, 처리 기판은 공통 챔버로 이동되며, 다음으로, 제 3 챔버(13)로 이송된다. 제 2 챔버와 마찬가지로 150-300˚C의 온도에서 제 3 챔버에 막 침착이 실시되며, 플라즈마 CVD에 의해 n-형 도전성을 부여하는 불순물 요소(P 또는 As)를 포함하는 제 2 비정질 반도체 막(106)이 획득된다. 플라즈마 CVD를 실시할 수 있는 챔버가 사용되었으나, 타겟을 이용한 스퍼터링이 가능한 챔버도 사용될 수 있음에 유념하라.
n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막의 침착 완료 후, 처리 기판은 공통 챔버로 이동되며, 그 다음에는 제 4 챔버(14)로 이송된다. 금속 타겟을 이용한 스퍼터링에 의해 제 1 도전막(107)이 제 4 챔버내에서 획득된다.
4개의 층이 연속으로 형성된 처리 기판은 로봇암에 의해 로드락 챔버(15)로 이송되어 카세트(29)에 장착된다.
도 10에 도시된 장치는 단지 일례임을 유념하라. 또한, 이 실시예를 실시예 1-4 중 어느 것과 자유롭게 조합할 수 있다.
실시예 6
실시예 5에서, 복수의 챔버를 이용해 연속적으로 적층하는 예가 도시되었으나, 본 실시예에서는 도 11에 도시된 장치를 이용해 하나의 챔버내에서 고진공을 유지해 연속으로 적층하는 방법이 채용된다.
도 11에 도시된 장치 시스템이 본 실시예에서 사용된다. 도 11에서, 참조 번호 40는 처리 기판을 나타내며, 참조 번호 50은 공통 챔버, 44, 46은 로드락 챔버들, 45는 챔버를 나타내며, 42, 43은 카세트를 나타낸다. 기판 이송 중 발생하는 오염을 방지하기 위하여, 본 실시예에서도 동일한 챔버내에서 적층이 실시된다.
이 실시예를 실시예 1-4 중 어느 하나와 자유롭게 조합하여 사용할 수 있다.
그러나, 실시예 1에 적용하는 경우, 복수의 타겟들이 챔버(45)에 준비되며, 반응 가스를 변경하여 절연막(104), 제 1 비정질 반도체 막(105), n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106), 제 1 도전막(107)이 순서대로 적층될 수 있다.
또한, 실시예 4에 적용하는 경우, 반응 가스를 변경하여 절연막(104), 제 1 비정질 반도체 막(105), n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막(106)이 순서대로 적층될 수 있다.
실시예 7
실시예 1에서, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막을 스퍼터링에 의해 형성하는 예가 도시되었으나, 실시예 7에서는 이것을 플라즈마 CVD를 이용하여 형성하는 예가 도시된다. n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막을 형성하는 방법을 제외하고, 실시예 7은 실시예 1과 동일하므로, 차이점만이 아래에 서술될 것이다.
플라즈마 CVD를 이용해 반응 가스로서 실란(SiH4)에 대해 0.1- 5%의 농도로 포스핀(PH3)이 첨가되면, n-형을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막이 획득될 수 있다.
실시예 8
실시예 7에서, 플라즈마 CVD를 이용해 n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막을 형성하는 예가 도시되었으나, 이 실시예에서는 n-형 도전성을 부여하는 불순물 요소를 함유한 미세결정 반도체 막을 이용하는 예가 도시된다.
침착 온도를 80-300˚C로, 바람직하게는 140-200˚C로 설정하고, 수소에 의해 희석된 실란(SiH4:H2 = 1:10-100)과 포스핀(PH3)의 혼합 가스를 반응 가스로서 생성하고, 가스 압력을 0.1-10Torr으로 설정하고, 방전 전력을 10-300mW/cm2으로 설정함으로써, 미세결정 실리콘막이 획득된다. 또한, 이러한 미세결정 실리콘막의 막 침착 후에 플라즈마 도핑에 의해 인을 첨가할 수 있다.
실시예 9
도 12는 COG 방법을 이용해 전기 광학 표시 장치를 구성하는 상태를 개략적으로 도시한다. 픽셀 영역(803), 외부 입출력 단자(804), 연결 배선(805)이 제 1 기판상에 형성된다. 점선으로 둘러싸인 영역은 스캐닝 라인측 IC 칩에 접착될 영역(801)을 나타내며, 영역(802)은 데이터 라인측 IC 칩에 접착될 영역이다. 대향 전극(809)은 제 2 기판(808)상에 형성되며, 실링 재료(810)를 이용하여 제 1 기 판(800)에 접합된다. 액정을 주입함으로써 실링 재료(810)내에 액정층(811)이 형성된다. 제 1 기판, 제 2 기판은 미리 결정된 간격을 두고 접합되며 네마틱 액정을 위해 3-8㎛으로 설정된다.
IC 칩(806, 807)은 데이터 라인측과 스캐닝 라인측간의 회로 구조가 다르다. IC 칩은 제 1 기판상에 장착된다. FPC(812)는 전원을 입력하고 외부로부터의 신호를 제어하기 위해 외부 입출력 단자(804)에 부착된다. FPC(812)의 접착 강도를 높이기 위하여, 보강판(813)이 형성될 수 있다. 전기 광학 장치는 이렇게 하여 완성된다. 제 1 기판상에 IC 칩을 장착하기 전에 전기 검사가 실시되면, 전기 광학 장치의 최종 처리 수율이 향상될 수 있으며, 신뢰성도 향상될 수 있다.
또한, 이방성 도전 재료 또는 와이어 본딩 방법을 이용해 연결하는 방법이 제 1 기판상에 IC 칩을 장착하는 방법으로 채용될 수 있다. 도 13은 이러한 예를 보여준다. 도 13의 (a)는 IC 칩(908)이 이방성 도전 재료를 이용해 제 1 기판(901)상에 장착되는 예를 도시한다. 픽셀 영역(902), 인출선(906), 연결 배선 및 입출력 단자(907)가 제 1 기판(901)에 형성된다. 제 2 기판은 실링 재료(904)를 이용하여 제 1 기판(901)에 접합되며, 액정층(905)이 그 사이에 형성된다.
또한, FPC(912)는 이방성 도전 재료를 이용하여 연결 배선과 입출력 단자(907)의 한 단에 접합된다. 이방성 도전 재료는 수지(915)와, Au와 같은 재료로 도금된 수십 내지 수백 ㎛의 직경을 갖는 도전 입자(914)로 이루어지며, FPC(912)와 함께 형성된 연결 배선(913) 및 연결 배선 및 입출력 단자(907)는 도전 입자(914)에 의해 전기적으로 연결된다. IC 칩(908)은 이방성 도전 재료에 의해 제 1 기판에 접합된다. IC 칩(908)에 제공된 입출력 단자(909), 인출선(906) 또는 연결 배선 및 입출력 단자(907)가 수지(911)에 혼합된 도전 입자(910)에 의해 전기적으로 연결된다.
또한, 도 13의 (b)에 도시한 바와 같이, IC 칩은 접착 재료(916)에 의해 제 1 기판에 고정될 수 있으며, IC칩의 입출력 단자와 인출선 또는 연결 배선은 Au 선(917)에 의해 연결될 수 있다. 그 다음, 이들은 모두 수지(918)에 의해 밀봉된다.
IC 칩을 장착하는 방법은 도 12, 도 13에 기초한 방법에 제한되지 않으며, 여기에 설명되지 않은 공지된 방법, 예를 들면, COG 방법, 와이어 본딩 방법, TAB 방법 등을 사용할 수 있다.
이 실시예를 실시예 1, 3 또는 8과 자유롭게 조합하여 사용할 수 있다.
실시예 10
실시예 1에서, 픽셀 전극 및 소스 전극을 덮는 투명 도전막이 형성되는 예가 도시되고 설명되었으나, 실시예 10에서는 투명 도전막이 형성되지 않는 예가 도 15를 이용하여 설명될 것이다.
실시예 1에 따라, 도 2의 (c)의 상태, 즉, 게이트 배선(602), 공통 배선(603a), 공통 전극(603b), 배선(후속 공정에서 소스 배선 및 픽셀 전극이 됨)이 획득된다.
레지스트 마스크는 제 2 포토리소그라피 공정에 의해 형성된다. 불필요한 부분들은 에칭에 의해 제거되고, 제 1 비정질 반도체 막, 소스 영역, 드레인 영역, 소스 배선(621), 픽셀 전극(622)이 형성된다.
제 3 포토리소그라피 공정은 배선, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막, 제 1 비정질 반도체 막의 일부를 에칭으로 제거하여 개구를 형성한다. 실시예 1에서, 습식 에칭에 의해 배선(111)을 선택적으로 제거하고 소스 배선(621)과 픽셀 전극(622)을 형성한 후에, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막과, 비정질 반도체 막의 일부가 건식 에칭에 의해 에칭된다. 실시예 1에서 건식 에칭과 습식 에칭이 사용되었으나, 작업자가 반응 가스를 적절히 선택함으로써 건식 에칭만을 실행할 수도 있고, 작업자가 반응 용액을 적절히 선택함으로써 습식 에칭만을 실행할 수도 있다.
또한, 개구의 하부가 제 1 비정질 실리콘 막에 도달하며, 오목부를 갖는 비정질 반도체 막이 형성된다. 배선은 개구에 의해 소스 배선(621)과 픽셀 전극(622)으로 분리되며, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막은 소스 영역 및 드레인 영역으로 분리된다.
후속 공정들이 실시예 1에 따라 실시되어 제조가 행해지면, 액티브 매트릭스 기판이 획득된다.
이 실시예를 실시예 1-9 중 어느 것과 자유롭게 조합하여 사용할 수 있다.
실시예 11
실시예 11은 기판으로 플라스틱 기판(또는 플라스틱막)을 사용한 예를 보여준다. 플라스틱 기판을 사용하는 것을 제외하고, 실시예 11은 실시예 1과 거의 동일하므로 차이점만이 서술될 것임에 유념하라.
PES(polyethylene sulfone), PC(polycarbonate), PET(polyethylene terephthalate), PEN(polyethylene naphthalate)이 플라스틱 기판 재료로서 사용된다.
플라스틱 기판을 이용하여 실시예 1에 따라 제조해 액티브 매트릭스 기판이 완성된다. 절연막, 제 1 비정질 반도체 막, n-형 도전성을 부여하는 불순물 요소를 함유한 제 2 비정질 반도체 막을 비교적 낮은 막 침착 온도로 스퍼터링하여 형성하는 것이 바람직함을 유념하라.
우수한 특성을 가진 TFT가 플라스틱 기판상에 형성될 수 있으며, 그 결과 표시 장치가 경량화될 수 있다. 또한, 기판이 플라스틱이므로 연성 전기 광학장치를 제조할 수 있다. 또한, 조립이 용이하다.
*이 실시예는 실시예 1-3, 9, 10 중 어느 것과 자유롭게 조합될 수 있다.
실시예 12
실시예 12에서는, 픽셀 전극과 소스 배선을 덮는 제 2 도전막(123, 124)이 형성될 수 있는 것과 동일한 공정으로 픽셀부 이외의 영역에 보호 회로를 형성하는 예가 도 16에 도시된다.
도 16의 (a)에서, 참조 번호 701은 배선을 나타내며, 게이트 배선, 소스 배선, 또는 픽셀부에서 연장된 공통 배선을 나타낸다. 또한, 전극(701)은 배선(701)이 형성되지 않은 영역에 배치되므로 배선(701)과 중첩되지 않는다. 실시예 12는 마스크의 수를 늘이지 않고 보호 회로를 형성하는 예를 도시하나, 그 구조는 도 16 의 (a)에 도시된 구조에 제한되지 않는다. 예를 들면, 마스크의 수를 증가시킬 수 있으며, 보호 회로는 보호 다이오드 또는 TFT에 의해 형성될 수 있다.
또한, 도 16의 (b)는 등가 회로도를 도시한다.
이러한 유형의 구성을 마스킹함으로써, 제조 공정중에 제조 장치와 절연 기판 사이의 마찰로 인한 정전기의 발생이 방지될 수 있다. 특히, TFT 등은 제조 중에 실시되는 액정 배향 처리의 마찰(rubbing) 공정 중에 발생되는 정전기로부터 보호될 수 있다.
이 실시예는 실시예 1-11 중의 어느 것과도 자유롭게 조합될 수 있다.
실시예 13
상기 실시예 1-12 중 어느 하나를 실시하여 형성되는 하부 게이트형 TFT는 다양한 전기 광학 장치들(액티브 매트릭스형 액정 표시 장치와 같은)에 사용될 수 있다. 즉, 본 발명은 이러한 전기 광학 장치들이 표시 영역에 내장된 모든 전자 장치에서 실행될 수 있다.
이제부터, 이와 같은 전자 장비, 즉, 비디오 카메라, 디지털 카메라, 프로젝터(후방형 또는 전방형), 헤드장착형 디스플레이(고글(goggle)형 디스플레이), 자동차 항법 시스템, 카 스테레오, 개인용 컴퓨터, 휴대용 정보 단말기(모바일 컴퓨터, 휴대용 전화기, 전자북)에 대한 설명을 할 것이다. 이에 대한 예는 도 17, 도 18에 도시되어 있다.
도 17의 (a)는 개인용 컴퓨터이며, 본체(2001), 영상 입력부(2002), 디스플레이부(2003), 키보드(2004)를 포함한다. 본 발명은 디스플레이부(2003)에 적용될 수 있다.
도 17의 (b)는 비디오 카메라이며, 본체(2101), 디스플레이부(2102), 오디오 입력부(2103), 작동 스위치(2104), 배터리(2105), 영상 수신부(2106)를 포함한다. 본 발명은 디스플레이부(2102)에 적용될 수 있다.
도 17의 (c)는 모바일 컴퓨터이며, 본체(2201), 카메라부(2202), 영상 수신부(2203), 작동 스위치(2204), 디스플레이부(2205)를 포함한다. 본 발명은 디스플레이부(2205)에 적용될 수 있다.
도 17의 (d)는 프로그램이 기록되는 기록 매체(이하, 기록 매체라 함)를 이용하는 플레이어이며, 플레이어는 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록 매체(2404), 작동 스위치(2205)를 포함한다. 이 플레이어는 DVD(digital versatile disk) 또는 CD와 같은 기록 매체를 이용하며, 음악 감상, 영화 감상, 게임 및 인터넷이 실행될 수 있음에 유념하라. 본 발명은 디스플레이부(2402)에 적용될 수 있다.
도 17의 (e)는 디지털 카메라이며, 본체(2501), 디스플레이부(2502), 접안렌즈부(2503), 작동 스위치(2504), 영상 수신부(도시하지 않음)를 포함한다. 본 발명은 디스플레이부(2502)에 적용될 수 있다.
도 18의 (a)는 휴대용 전화이며, 본체(2901), 오디오 출력부(2902), 오디오 입력부(2903), 디스플레이부(2904), 작동 스위치(2905), 안테나(2906)를 포함한다. 본 발명은 디스플레이부(2904)에 적용될 수 있다.
도 18의 (b)는 휴대용 북(전자북)이며, 본체(3001), 디스플레이부(3002, 3003), 기록 매체(3004), 작동 스위치(3005), 안테나(3006)를 포함한다. 본 발명은 디스플레이부(3002, 3003)에 적용될 수 있다.
도 18의 (c)는 디스플레이이며, 본체(3101), 지지대(3102), 디스플레이부(3103)를 포함한다. 본 발명은 디스플레이부(3103)에 적용될 수 있다. 본 발명의 디스플레이는 특히 대형 화면에 유리하며, 대각 10인치(특히 30인치 이상) 이상의 디스플레이에 유리하다.
본 발명의 적용 가능한 범위는 매우 넓으며, 본 발명을 모든 분야의 전자 장비에 적용할 수 있다. 또한, 실시예 13의 전자 장비는 실시예 1-12 중 어느 것을 조합한 구성으로도 실현될 수 있다.
도 1은 본 발명의 상면도.
도 2는 액티브 매트릭스 기판을 제조하는 공정을 도시한 단면도.
도 3은 액티브 매트릭스 기판을 제조하는 공정을 도시한 단면도.
도 4는 액티브 매트릭스 기판을 제조하는 공정을 도시한 상면도.
도 5는 액티브 매트릭스 기판을 제조하는 공정을 도시한 상면도.
도 6은 액정 표시 장치의 단면도.
도 7은 액정 표시 장치의 픽셀부와 입력 단자부의 배치를 도시한 상면도.
도 8은 액정 표시 장치의 실행된 구조를 도시한 단면도.
도 9는 입력 단자부의 상면도 및 단면도.
도 10은 제조 장치의 상면도.
도 11은 제조 장치의 상면도.
도 12는 액정 표시 장치의 실행을 도시한 도면.
도 13은 액정 표시 장치의 실행 구조를 도시한 단면도.
도 14는 액정 표시 장치의 실행 구조를 도시한 단면도.
도 15는 본 발명의 상면도.
도 16은 보호 회로의 상면도 및 회로도.
도 17은 전자 장비의 예를 도시한 도면.
도 18은 전자 장비의 예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
108, 109 : 레지스트 마스크 114 : 배선
119 : 소스 영역 120 : 드레인 영역
121 : 소스 배선 122 : 픽셀 전극

Claims (13)

  1. 액정 표시 장치에 있어서,
    한 쌍의 기판들;
    상기 한 쌍의 기판들 사이에 있는 액정;
    상기 한 쌍의 기판들 중 하나 상에 형성된 게이트 전극 및 공통 전극;
    상기 게이트 전극 및 상기 공통 전극 상에 형성된 절연막;
    상기 절연막 상에 형성된 미세결정 반도체 막;
    상기 미세결정 반도체 막 상에 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 상에 형성된 소스 전극;
    상기 소스 전극으로부터 연장되고, 상기 공통 전극과 평행한 소스 배선; 및
    상기 드레인 영역 상에 형성되는 픽셀 전극으로서, 상기 픽셀 전극의 부분이 상기 공통 전극과 평행한 상기 픽셀 전극을 포함하고,
    상기 드레인 영역 또는 상기 소스 영역의 한 단면은 상기 미세결정 반도체 막의 단면 및 상기 픽셀 전극의 단면과 일치하는, 액정 표시 장치.
  2. 액정 표시 장치에 있어서,
    한 쌍의 기판들;
    상기 한 쌍의 기판들 사이에 있고, 구형 스페이서 또는 기둥형 스페이서인 스페이서;
    상기 한 쌍의 기판들 사이에 있는 액정;
    상기 한 쌍의 기판들 중 하나 상에 형성된 게이트 전극 및 공통 전극;
    상기 게이트 전극 및 상기 공통 전극 상에 형성된 절연막;
    상기 절연막 상에 형성된 비정질 반도체 막;
    상기 비정질 반도체 막 상에 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 상에 형성된 소스 전극;
    상기 소스 전극으로부터 연장되고, 상기 공통 전극과 평행한 소스 배선; 및
    상기 드레인 영역 상에 형성된 픽셀 전극을 포함하고,
    상기 드레인 영역 또는 상기 소스 영역의 한 단면은 상기 비정질 반도체 막의 단면 및 상기 픽셀 전극의 단면과 일치하는, 액정 표시 장치.
  3. 액정 표시 장치에 있어서,
    한 쌍의 기판들;
    상기 한 쌍의 기판들 사이에 있는 액정;
    상기 한 쌍의 기판들 중 하나 상에 형성된 게이트 전극 및 공통 전극;
    상기 게이트 전극 및 상기 공통 전극 상에 형성된 절연막;
    상기 절연막 상에 형성된 비정질 반도체 막;
    상기 비정질 반도체 막 상에 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 상에 형성된 소스 전극;
    상기 소스 전극으로부터 연장되고, 상기 공통 전극과 평행한 소스 배선;
    상기 소스 전극 및 상기 소스 배선 상에 형성된 투명 도전막;
    상기 드레인 영역 상에 형성된 픽셀 전극; 및
    상기 투명 도전막 및 상기 소스 배선과 같은 재료들에 의해 구성되는 보호 회로를 포함하고,
    상기 드레인 영역 또는 상기 소스 영역의 한 단면은 상기 비정질 반도체 막의 단면 및 상기 픽셀 전극의 단면과 일치하는, 액정 표시 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 절연막, 상기 비정질 반도체 막, 상기 소스 영역, 및 상기 드레인 영역은 대기에 노출되지 않고 연속적으로 형성되는 것을 특징으로 하는, 액정 표시 장치.
  5. 제 1 항에 있어서, 상기 절연막, 상기 미세결정 반도체 막, 상기 소스 영역, 및 상기 드레인 영역은 대기에 노출되지 않고 연속적으로 형성되는 것을 특징으로 하는, 액정 표시 장치.
  6. 제 2 항 또는 제 3 항에 있어서, 상기 절연막, 상기 비정질 반도체 막, 상기 소스 영역, 또는 상기 드레인 영역은 스퍼터링에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  7. 제 1 항에 있어서, 상기 절연막, 상기 미세결정 반도체 막, 상기 소스 영역, 또는 상기 드레인 영역은 스퍼터링에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  8. 제 2 항 또는 제 3 항에 있어서, 상기 절연막, 상기 비정질 반도체 막, 상기 소스 영역, 또는 상기 드레인 영역은 플라즈마 CVD에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  9. 제 1 항에 있어서, 상기 절연막, 상기 미세결정 반도체 막, 상기 소스 영역, 또는 상기 드레인 영역은 플라즈마 CVD에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 게이트 배선은 Al, Cu, Ti, Mo, W, Ta, Nd 및 Cr로 이루어진 그룹으로부터 선택된 원소의 막, 상기 원소들의 합금막, 또는 상기 원소들의 적층막으로 형성되는 것을 특징으로 하는, 액정 표시 장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 픽셀 전극과 동일한 마스크에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 소스 전극과 동일한 마스크에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 소스 전극 및 상기 픽셀 전극과 동일한 마스크에 의해 형성되는 것을 특징으로 하는, 액정 표시 장치.
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