JPH0887030A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH0887030A JPH0887030A JP22137394A JP22137394A JPH0887030A JP H0887030 A JPH0887030 A JP H0887030A JP 22137394 A JP22137394 A JP 22137394A JP 22137394 A JP22137394 A JP 22137394A JP H0887030 A JPH0887030 A JP H0887030A
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Abstract
(57)【要約】
【目的】ＴＦＴパネルを安定生産する上で大切な製造プ
ロセスを簡素化できる簡略製造方法を提供する。 【構成】ＴＦＴパネルを構成している互いに独立した異
なる層である透明電極パターン層とゲート電極パターン
層を一括形成した構成とし、更にゲート絶縁膜と半導体
層を一括形成した構成とする。 【効果】これにより、４回のパターン加工が２回で済
み、製造プロセスが簡単なＴＦＴパネルが提供される。
ロセスを簡素化できる簡略製造方法を提供する。 【構成】ＴＦＴパネルを構成している互いに独立した異
なる層である透明電極パターン層とゲート電極パターン
層を一括形成した構成とし、更にゲート絶縁膜と半導体
層を一括形成した構成とする。 【効果】これにより、４回のパターン加工が２回で済
み、製造プロセスが簡単なＴＦＴパネルが提供される。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の製造方
法に係り、特に、薄膜トランジスタ等を使用したアクテ
ィブ・マトリクス方式の液晶表示装置の製造方法に関す
る。
法に係り、特に、薄膜トランジスタ等を使用したアクテ
ィブ・マトリクス方式の液晶表示装置の製造方法に関す
る。
【０００２】
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。
【０００３】ＴＦＴを用いた液晶表示装置は、図２に例
示するような構造が、従来、主に実用されてきた。
示するような構造が、従来、主に実用されてきた。
【０００４】図２に示した構成では、間に液晶ＬＣが封
入される２つの透明基板ＳＵＢ１、ＳＵＢ２のうち、一
方の基板ＳＵＢ２にカラーフィルタＦＩＬ、ブラックマ
トリクスＢＭ、ＦＩＬ保護膜ＰＳＶ２、透明共通電極Ｉ
Ｐ２（ＣＯＭ）、液晶配向膜ＯＲＩ２が積層形成されて
いる。他方の基板ＳＵＢ１には、ゲート電極ＧＴ、アモ
ルファスシリコンＡＳ、ソース電極ＳＤＴ２やドレイン
電極ＳＤＴ１を含むスイッチング素子部ＴＦＴが各画素
に対応して設けられ、各画素には透明画素電極ＩＰ１が
設けられ、これらの上にＴＦＴ部などを保護する保護膜
ＰＳＶ１があり、更にその上に液晶配向膜ＯＲＩ１が形
成された構造をとっている。このようなＳＵＢ１基板を
以降ＴＦＴパネルと呼ぶ。このような液晶表示装置にお
いて、各画素の透明画素電極ＩＰ１と共通電極ＩＰ２
（ＣＯＭ）間に動作電圧が印加され、その間に挟まれた
液晶を動作させることにより表示を行う。
入される２つの透明基板ＳＵＢ１、ＳＵＢ２のうち、一
方の基板ＳＵＢ２にカラーフィルタＦＩＬ、ブラックマ
トリクスＢＭ、ＦＩＬ保護膜ＰＳＶ２、透明共通電極Ｉ
Ｐ２（ＣＯＭ）、液晶配向膜ＯＲＩ２が積層形成されて
いる。他方の基板ＳＵＢ１には、ゲート電極ＧＴ、アモ
ルファスシリコンＡＳ、ソース電極ＳＤＴ２やドレイン
電極ＳＤＴ１を含むスイッチング素子部ＴＦＴが各画素
に対応して設けられ、各画素には透明画素電極ＩＰ１が
設けられ、これらの上にＴＦＴ部などを保護する保護膜
ＰＳＶ１があり、更にその上に液晶配向膜ＯＲＩ１が形
成された構造をとっている。このようなＳＵＢ１基板を
以降ＴＦＴパネルと呼ぶ。このような液晶表示装置にお
いて、各画素の透明画素電極ＩＰ１と共通電極ＩＰ２
（ＣＯＭ）間に動作電圧が印加され、その間に挟まれた
液晶を動作させることにより表示を行う。
【０００５】次に従来のＴＦＴパネルの断面構成例を図
３に示す。ＴＦＴ部は基本的には、６種類の層で構成さ
れている。図３において、まず、メタル材料Ｍ１からな
るゲート電極パターン層Ｇがあり、その上にＳｉＮ膜や
ＳｉＯ2膜で形成されるゲート絶縁層ＩＮＳＬがある。
更にその上に、ＴＦＴ部を形成する半導体パターン層Ａ
Ｓがある。この半導体パターン層ＡＳはａ−Ｓｉ層とｎ
＋層により形成される。又その横には、本例では画素部
の透明画素電極ＩＰ１がある。この透明画素電極ＩＰ１
はＩＴＯ材料で構成される透明画素電極パターン層ＩＴ
Ｏ１で形成される。この上にはメタル材料Ｍ３／Ｍ２か
らなるソース・ドレイン電極パターン層ＳＤがある。こ
のメタル材料Ｍ２は、ｎ＋層とのコンタクトに適したバ
ッファ用メタルである。この上層には、ＳｉＮ膜などで
形成され、ＴＦＴや配線パターンの諸特性を外部要因か
ら保護する保護膜層ＰＳＶ１がある。ＴＦＴパネルの最
上層はこのＰＳＶ１層までであるが、実際の表示装置で
は、このＰＳＶ１層の上に、図２で例示したような液晶
配向膜ＯＲＩ１が形成される。
３に示す。ＴＦＴ部は基本的には、６種類の層で構成さ
れている。図３において、まず、メタル材料Ｍ１からな
るゲート電極パターン層Ｇがあり、その上にＳｉＮ膜や
ＳｉＯ2膜で形成されるゲート絶縁層ＩＮＳＬがある。
更にその上に、ＴＦＴ部を形成する半導体パターン層Ａ
Ｓがある。この半導体パターン層ＡＳはａ−Ｓｉ層とｎ
＋層により形成される。又その横には、本例では画素部
の透明画素電極ＩＰ１がある。この透明画素電極ＩＰ１
はＩＴＯ材料で構成される透明画素電極パターン層ＩＴ
Ｏ１で形成される。この上にはメタル材料Ｍ３／Ｍ２か
らなるソース・ドレイン電極パターン層ＳＤがある。こ
のメタル材料Ｍ２は、ｎ＋層とのコンタクトに適したバ
ッファ用メタルである。この上層には、ＳｉＮ膜などで
形成され、ＴＦＴや配線パターンの諸特性を外部要因か
ら保護する保護膜層ＰＳＶ１がある。ＴＦＴパネルの最
上層はこのＰＳＶ１層までであるが、実際の表示装置で
は、このＰＳＶ１層の上に、図２で例示したような液晶
配向膜ＯＲＩ１が形成される。
【０００６】このような従来のＴＦＴ要部断面構成例
は、例えば雑誌「電子技術」１９９２年９月号Ｐ７３〜
Ｐ７９に類似の構成例が示されている。このようにＴＦ
Ｔパネルは、基本的には６種類の層で構成されている。
は、例えば雑誌「電子技術」１９９２年９月号Ｐ７３〜
Ｐ７９に類似の構成例が示されている。このようにＴＦ
Ｔパネルは、基本的には６種類の層で構成されている。
【０００７】
【発明が解決しようとする課題】しかしこのような液晶
表示装置の製造方法において、ＴＦＴパネルを効率よく
生産する上で、製造プロセスが単純でなく、これが価格
面、量産面の障害となっていた。
表示装置の製造方法において、ＴＦＴパネルを効率よく
生産する上で、製造プロセスが単純でなく、これが価格
面、量産面の障害となっていた。
【０００８】本発明は、このような問題を改善するため
になされたものであり、ＴＦＴパネルの製造プロセスを
簡略化できる製造方法を提供しようとするものである。
になされたものであり、ＴＦＴパネルの製造プロセスを
簡略化できる製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による液晶表示装置のＴＦＴパネルの構造
・製造法では、ＴＦＴパネルを構成しているいくつかの
パターン層の中の互いに異なる層を同時に一括して成膜
あるいはパターン加工する点に特徴がある。
めに、本発明による液晶表示装置のＴＦＴパネルの構造
・製造法では、ＴＦＴパネルを構成しているいくつかの
パターン層の中の互いに異なる層を同時に一括して成膜
あるいはパターン加工する点に特徴がある。
【００１０】従来例として図３で示したような、６種類
の層で構成された断面構成において、各層の積層順は、
透明画素電極パターン層ＩＴＯ１を除き、同図に示す積
層の順序になる。透明画素電極パターン層ＩＴＯ１だけ
は、例外的であり、基本的には、どの層にも入れること
が可能であることが、構造検討の結果あきらかになっ
た。
の層で構成された断面構成において、各層の積層順は、
透明画素電極パターン層ＩＴＯ１を除き、同図に示す積
層の順序になる。透明画素電極パターン層ＩＴＯ１だけ
は、例外的であり、基本的には、どの層にも入れること
が可能であることが、構造検討の結果あきらかになっ
た。
【００１１】本発明の基本的な考え方も、この性質を利
用したものである。すなわち、本発明の構成は、透明画
素電極パターン層ＩＴＯ１を、ゲート電極パターン層Ｇ
と一括化して形成、パターン加工し、さらに、絶縁層Ｉ
ＮＳＬと半導体パターン層ＡＳを一括化して形成、パタ
ーン加工した点に特徴がある。
用したものである。すなわち、本発明の構成は、透明画
素電極パターン層ＩＴＯ１を、ゲート電極パターン層Ｇ
と一括化して形成、パターン加工し、さらに、絶縁層Ｉ
ＮＳＬと半導体パターン層ＡＳを一括化して形成、パタ
ーン加工した点に特徴がある。
【００１２】
【作用】従来は、個々の６種類の層に対してそれぞれ別
々に順次パターン加工していたのを、複数個の互いに異
なる層を一括パターン加工することにより、ＴＦＴパネ
ルの製造プロセスが単純化でき、安定生産が可能とな
る。
々に順次パターン加工していたのを、複数個の互いに異
なる層を一括パターン加工することにより、ＴＦＴパネ
ルの製造プロセスが単純化でき、安定生産が可能とな
る。
【００１３】
【実施例】以下、アクティブ・マトリクス方式のカラー
液晶表示装置にこの発明を適用した実施例を説明する。
なお、以下説明する図面で、同一機能を有するものは同
一符号を付け、その繰り返しの説明は省略する。
液晶表示装置にこの発明を適用した実施例を説明する。
なお、以下説明する図面で、同一機能を有するものは同
一符号を付け、その繰り返しの説明は省略する。
【００１４】《マトリクス部の概要》図４に、本発明に
よる実施例を説明する要部平面図の一例を示す。同図
は、画素部回りを例示する図であり、図２に示すように
ＳＵＢ１に対しＳＵＢ２を上側とした場合ＳＵＢ２側か
らＴＦＴパネルを見た図である。但しＴＦＴパネルの最
上層に位置する保護膜層ＰＳＶ１は省略してある。各画
素は隣接する２本の走査信号線（ゲート信号線または水
平信号線）ＧＬと、隣接する２本の映像信号線（ドレイ
ン信号線または垂直信号線）ＤＬとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。各画素
は薄膜トランジスタＴＦＴ、透明画素電極ＩＰ１および
保持容量素子Ｃaddを含む。走査信号線ＧＬは図では左
右方向に延在し、上下方向に複数本配置されている。映
像信号線ＤＬは上下方向に延在し、左右方向に複数本配
置されている。
よる実施例を説明する要部平面図の一例を示す。同図
は、画素部回りを例示する図であり、図２に示すように
ＳＵＢ１に対しＳＵＢ２を上側とした場合ＳＵＢ２側か
らＴＦＴパネルを見た図である。但しＴＦＴパネルの最
上層に位置する保護膜層ＰＳＶ１は省略してある。各画
素は隣接する２本の走査信号線（ゲート信号線または水
平信号線）ＧＬと、隣接する２本の映像信号線（ドレイ
ン信号線または垂直信号線）ＤＬとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。各画素
は薄膜トランジスタＴＦＴ、透明画素電極ＩＰ１および
保持容量素子Ｃaddを含む。走査信号線ＧＬは図では左
右方向に延在し、上下方向に複数本配置されている。映
像信号線ＤＬは上下方向に延在し、左右方向に複数本配
置されている。
【００１５】《ＴＦＴ部の特徴》以下、本発明による一
実施例を図４及び、図４の１−１切断線における断面を
示す図１で例示する。図１において、図４と同じ記号は
同じものを示す。
実施例を図４及び、図４の１−１切断線における断面を
示す図１で例示する。図１において、図４と同じ記号は
同じものを示す。
【００１６】まず基板ＳＵＢ１上に透明電極パターン層
ＩＴＯ１、引続きゲート電極パターン層Ｇを連続的に積
層成膜する。このあと、この２層を一括パターン加工す
る。このため図１に示すように、ゲート電極ＧＴの下に
は透明電極パターン層ＩＴＯ１が存在する構成となる。
この次に、絶縁膜ＩＮＳＬ及び半導体パターン層ＡＳを
連続的に積層成膜する。このあと、半導体パターン層Ａ
Ｓ及び絶縁膜ＩＮＳＬを一括してパターン加工する。こ
のため図１に示すように、半導体パターン層ＡＳの下に
は必ず絶縁膜ＩＮＳＬが存在する構成となる。次にこの
絶縁膜ＩＮＳＬのパターンをマスクとして、少なくとも
透明画素電極ＩＰ１上のゲートパターン層Ｇを除去し、
ＩＴＯだけを残した画素部透明化を行う。前述したよう
に、透明画素電極ＩＰ１はパターン加工される際、その
上に存在するゲート電極パターン層Ｇと一括パターン加
工されるため、透明画素電極ＩＰ１上にはゲート電極パ
ターン層Ｇが残ることとなる。画素を光が透過するに
は、この透明画素電極ＩＰ１上のゲート電極パターン層
Ｇは不要であるため、ゲート電極パターン層Ｇを透明画
素電極ＩＰ１上から除去する必要がある。この処理を画
素部透明化処理と呼ぶことにする。この透明化は、この
工程で処理するかわりに、後述するように、ソース、ド
レイン電極パターン層ＳＤのパターン加工と同時に行う
こともできる。
ＩＴＯ１、引続きゲート電極パターン層Ｇを連続的に積
層成膜する。このあと、この２層を一括パターン加工す
る。このため図１に示すように、ゲート電極ＧＴの下に
は透明電極パターン層ＩＴＯ１が存在する構成となる。
この次に、絶縁膜ＩＮＳＬ及び半導体パターン層ＡＳを
連続的に積層成膜する。このあと、半導体パターン層Ａ
Ｓ及び絶縁膜ＩＮＳＬを一括してパターン加工する。こ
のため図１に示すように、半導体パターン層ＡＳの下に
は必ず絶縁膜ＩＮＳＬが存在する構成となる。次にこの
絶縁膜ＩＮＳＬのパターンをマスクとして、少なくとも
透明画素電極ＩＰ１上のゲートパターン層Ｇを除去し、
ＩＴＯだけを残した画素部透明化を行う。前述したよう
に、透明画素電極ＩＰ１はパターン加工される際、その
上に存在するゲート電極パターン層Ｇと一括パターン加
工されるため、透明画素電極ＩＰ１上にはゲート電極パ
ターン層Ｇが残ることとなる。画素を光が透過するに
は、この透明画素電極ＩＰ１上のゲート電極パターン層
Ｇは不要であるため、ゲート電極パターン層Ｇを透明画
素電極ＩＰ１上から除去する必要がある。この処理を画
素部透明化処理と呼ぶことにする。この透明化は、この
工程で処理するかわりに、後述するように、ソース、ド
レイン電極パターン層ＳＤのパターン加工と同時に行う
こともできる。
【００１７】引続き、ソース・ドレイン電極パターン層
ＳＤを成膜後、パターン加工する。このソース・ドレイ
ン電極パターン層ＳＤは、従来、メタルＭ２、次にメタ
ルＭ３と２層のメタルが使用される場合が多く、メタル
Ｍ２は、ｎ＋層及びＩＴＯ材料とのコンタクトに適した
バッファ用メタルとして用いられていた。本発明ではソ
ース・ドレイン電極パターン層ＳＤを従来と同様のＭ２
／Ｍ３、２層構造にすることはもちろん可能である。ま
た更に、製造プロセスの簡略化のために、このソース・
ドレイン電極パターン層ＳＤのメタル材料を単層（Ｍ２
＝Ｍ３）とすることも可能である。
ＳＤを成膜後、パターン加工する。このソース・ドレイ
ン電極パターン層ＳＤは、従来、メタルＭ２、次にメタ
ルＭ３と２層のメタルが使用される場合が多く、メタル
Ｍ２は、ｎ＋層及びＩＴＯ材料とのコンタクトに適した
バッファ用メタルとして用いられていた。本発明ではソ
ース・ドレイン電極パターン層ＳＤを従来と同様のＭ２
／Ｍ３、２層構造にすることはもちろん可能である。ま
た更に、製造プロセスの簡略化のために、このソース・
ドレイン電極パターン層ＳＤのメタル材料を単層（Ｍ２
＝Ｍ３）とすることも可能である。
【００１８】前述したように、透明画素電極ＩＰ１の画
素部透明化処理を、このＳＤパターン加工と同時に行う
こともできる。この場合、ゲート電極パターン層Ｇのメ
タル材料Ｍ１とソース・ドレイン電極パターン層ＳＤの
メタル材料Ｍ２，Ｍ３を同一材料（Ｍ１＝Ｍ２＝Ｍ３）
とすることにより、透明化処理とＳＤパターン加工処理
が共通化でき、より簡略化プロセスが実現できる。この
材料として、例えば、Ｃｒ、Ｍｏ、Ｔａ、Ｗ，Ｔｉ等の
材料系が望ましい。このような材料を用いれば、半導体
パターン層ＡＳ上のｎ＋層との直接コンタクトが可能と
なり、更に単純な構造を実現できる。最後に保護膜層Ｐ
ＳＶ１を成膜後、パターン加工して、ＴＦＴパネルが完
成する。
素部透明化処理を、このＳＤパターン加工と同時に行う
こともできる。この場合、ゲート電極パターン層Ｇのメ
タル材料Ｍ１とソース・ドレイン電極パターン層ＳＤの
メタル材料Ｍ２，Ｍ３を同一材料（Ｍ１＝Ｍ２＝Ｍ３）
とすることにより、透明化処理とＳＤパターン加工処理
が共通化でき、より簡略化プロセスが実現できる。この
材料として、例えば、Ｃｒ、Ｍｏ、Ｔａ、Ｗ，Ｔｉ等の
材料系が望ましい。このような材料を用いれば、半導体
パターン層ＡＳ上のｎ＋層との直接コンタクトが可能と
なり、更に単純な構造を実現できる。最後に保護膜層Ｐ
ＳＶ１を成膜後、パターン加工して、ＴＦＴパネルが完
成する。
【００１９】図４は前述したように、本発明による実施
例を説明する要部平面図の一例であるが、ゲート電極パ
ターン層Ｇとソース・ドレイン電極パターン層ＳＤを上
記同一材料（例えば、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、Ｔｉ等）
で形成し、画素部透明化処理をＳＤパターン加工処理と
共通化した構成例を示す平面図である。同図において、
Ｃaddは、液晶に加わる電圧を安定保持するための保持
容量部であり、ソース・ドレイン電極パターン層ＳＤと
ゲート電極パターン層Ｇを利用して作られる。ＳＤＴ２
はソース電極、ＳＤＴ１はドレイン電極であり、ＴＦＴ
部を形成する部分である、Ｇはゲート電極パターン層で
あり、透明電極パターン層ＩＴＯ１部はゲート電極パタ
ーン層Ｇの下に形成され一括してパターン加工された
後、ソース・ドレイン電極パターン層ＳＤのパターン加
工時に、ゲート電極パターン層Ｇが除去され画素部透明
化処理が行われる。このとき、ゲート電極パターン層Ｇ
上の図４中斜線部ＧＲＭも、ゲート電極パターン層Ｇを
形成するメタル材料Ｍ１が除去され、ＩＴＯがムキ出し
になる。このムキ出しになる斜線部が広くなるとゲート
抵抗値Ｒgが大きくなる。Ｒgは許容最大値をもち、ある
値ＲgMAX以下に抑える必要がある。このため、斜線部面
積を少なく抑え込む必要がある。このために、ギャップ
幅を小さく抑えるために、ソース・ドレイン電極パター
ン層ＳＤのパターン加工をドライエッチングで行うのが
望ましい。また、ゲート電極パターンＧＴ上に、ＡＳ／
ＩＮＳＬパターン、ＳＤＴ１パターンを孤立島状に設け
ることも有効である。
例を説明する要部平面図の一例であるが、ゲート電極パ
ターン層Ｇとソース・ドレイン電極パターン層ＳＤを上
記同一材料（例えば、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、Ｔｉ等）
で形成し、画素部透明化処理をＳＤパターン加工処理と
共通化した構成例を示す平面図である。同図において、
Ｃaddは、液晶に加わる電圧を安定保持するための保持
容量部であり、ソース・ドレイン電極パターン層ＳＤと
ゲート電極パターン層Ｇを利用して作られる。ＳＤＴ２
はソース電極、ＳＤＴ１はドレイン電極であり、ＴＦＴ
部を形成する部分である、Ｇはゲート電極パターン層で
あり、透明電極パターン層ＩＴＯ１部はゲート電極パタ
ーン層Ｇの下に形成され一括してパターン加工された
後、ソース・ドレイン電極パターン層ＳＤのパターン加
工時に、ゲート電極パターン層Ｇが除去され画素部透明
化処理が行われる。このとき、ゲート電極パターン層Ｇ
上の図４中斜線部ＧＲＭも、ゲート電極パターン層Ｇを
形成するメタル材料Ｍ１が除去され、ＩＴＯがムキ出し
になる。このムキ出しになる斜線部が広くなるとゲート
抵抗値Ｒgが大きくなる。Ｒgは許容最大値をもち、ある
値ＲgMAX以下に抑える必要がある。このため、斜線部面
積を少なく抑え込む必要がある。このために、ギャップ
幅を小さく抑えるために、ソース・ドレイン電極パター
ン層ＳＤのパターン加工をドライエッチングで行うのが
望ましい。また、ゲート電極パターンＧＴ上に、ＡＳ／
ＩＮＳＬパターン、ＳＤＴ１パターンを孤立島状に設け
ることも有効である。
【００２０】《製造方法》次に、本発明によるＴＦＴパ
ネル構造の製造方法において、ゲート電極パターン層Ｇ
のメタル材料Ｍ１をＣｒ、ソース・ドレイン電極パター
ン層ＳＤのメタル材料をＣｒ（Ｍ１＝Ｍ２＝Ｍ３＝Ｃ
ｒ）とした場合の実施例を図５〜図７を参照して説明す
る。なお同図において、中央の文字は工程名の略称であ
り、左側は図１に示す画素部分、右側は駆動回路に接続
されるゲート端子ＧＴＭ付近の断面形状でみた加工の流
れを示す。各工程のいずれの断面図も写真処理の工程は
省略して、加工が終わりフォトレジストを除去した段階
を示している。なお、写真処理とは本説明ではフォトレ
ジストの塗布からマスクを使用した選択露光を経てそれ
を現像するまでの一連の作業を示すものとし、繰返しの
説明は避ける。以下区分けした工程に従って、説明す
る。
ネル構造の製造方法において、ゲート電極パターン層Ｇ
のメタル材料Ｍ１をＣｒ、ソース・ドレイン電極パター
ン層ＳＤのメタル材料をＣｒ（Ｍ１＝Ｍ２＝Ｍ３＝Ｃ
ｒ）とした場合の実施例を図５〜図７を参照して説明す
る。なお同図において、中央の文字は工程名の略称であ
り、左側は図１に示す画素部分、右側は駆動回路に接続
されるゲート端子ＧＴＭ付近の断面形状でみた加工の流
れを示す。各工程のいずれの断面図も写真処理の工程は
省略して、加工が終わりフォトレジストを除去した段階
を示している。なお、写真処理とは本説明ではフォトレ
ジストの塗布からマスクを使用した選択露光を経てそれ
を現像するまでの一連の作業を示すものとし、繰返しの
説明は避ける。以下区分けした工程に従って、説明す
る。
【００２１】まず、基板ＳＵＢ１上に、ＩＴＯ材料で形
成される透明電極パターン層ＩＴＯ１、引き続き、メタ
ル材料がＣｒで形成されるゲート電極パターン層Ｇを連
続的に積層成膜する（図５工程（Ａ））。このあと、通
常のホトリソ工程を用いてこの２層を一括パターン加工
し、ゲート電極パターンや画素電極パターンのベースと
なるパターン層を一括パターン加工する（図５工程
（Ｂ））。この次に、ＳｉＮで形成されるゲート絶縁膜
ＩＮＳＬ、引き続き、ａ−Ｓｉ層（アモルファスシリコ
ン）その上にｎ＋層材料で形成される半導体パターン層
ＡＳが順次積層される。この３層を下から順にＳｉＮ／
ａ−Ｓｉ／ｎ＋とＣＶＤで一括連続成膜するのが一般的
であり望ましい（図５工程（Ｃ））。このあと、このゲ
ート絶縁膜ＩＮＳＬと半導体パターン層ＡＳを一括して
パターン加工する。これは通常のホトリソ工程を用い
て、ドライエッチングにより従来法により比較的一般的
に行うことができる（図６工程（Ｄ））。次に、ソース
・ドレイン電極パターン層ＳＤを積層する（図６工程
（Ｅ））。
成される透明電極パターン層ＩＴＯ１、引き続き、メタ
ル材料がＣｒで形成されるゲート電極パターン層Ｇを連
続的に積層成膜する（図５工程（Ａ））。このあと、通
常のホトリソ工程を用いてこの２層を一括パターン加工
し、ゲート電極パターンや画素電極パターンのベースと
なるパターン層を一括パターン加工する（図５工程
（Ｂ））。この次に、ＳｉＮで形成されるゲート絶縁膜
ＩＮＳＬ、引き続き、ａ−Ｓｉ層（アモルファスシリコ
ン）その上にｎ＋層材料で形成される半導体パターン層
ＡＳが順次積層される。この３層を下から順にＳｉＮ／
ａ−Ｓｉ／ｎ＋とＣＶＤで一括連続成膜するのが一般的
であり望ましい（図５工程（Ｃ））。このあと、このゲ
ート絶縁膜ＩＮＳＬと半導体パターン層ＡＳを一括して
パターン加工する。これは通常のホトリソ工程を用い
て、ドライエッチングにより従来法により比較的一般的
に行うことができる（図６工程（Ｄ））。次に、ソース
・ドレイン電極パターン層ＳＤを積層する（図６工程
（Ｅ））。
【００２２】本実施例では、このＳＤ層のメタル材料層
を単層膜とし、（Ｍ２＝Ｍ３）その材料をゲート電極パ
ターン層Ｇのメタル材料と同一材料で構成している点に
大きな特徴がある（Ｍ１＝Ｍ２＝Ｍ３）。このメタル材
料Ｍ１としては、本実施例のＣｒの他に例えば、Ｍｏ、
Ｔａ、Ｗ、Ｔｉ等が有効である。
を単層膜とし、（Ｍ２＝Ｍ３）その材料をゲート電極パ
ターン層Ｇのメタル材料と同一材料で構成している点に
大きな特徴がある（Ｍ１＝Ｍ２＝Ｍ３）。このメタル材
料Ｍ１としては、本実施例のＣｒの他に例えば、Ｍｏ、
Ｔａ、Ｗ、Ｔｉ等が有効である。
【００２３】このソース・ドレイン電極パターン層ＳＤ
の積層後、通常のホトリソ工程を用いて、ソース・ドレ
イン電極パターン層ＳＤをパターン加工する（図６工程
（Ｆ））。
の積層後、通常のホトリソ工程を用いて、ソース・ドレ
イン電極パターン層ＳＤをパターン加工する（図６工程
（Ｆ））。
【００２４】このソース・ドレイン電極パターン層ＳＤ
のパターン加工時に画素部透明化処理を共通化できる。
すなわち、Ｍ３＝Ｍ２＝Ｍ１であり、ソース・ドレイン
電極パターン層ＳＤとメタル材料Ｍ１が同じ材料である
ため、ソース・ドレイン電極パターン層ＳＤのパターン
形成時に同時に透明画素電極ＩＰ１上のゲート電極パタ
ーン層Ｇを除去できる。この結果、あらためて画素部透
明化処理を行う工程が省ける（図７工程（Ｇ））。
のパターン加工時に画素部透明化処理を共通化できる。
すなわち、Ｍ３＝Ｍ２＝Ｍ１であり、ソース・ドレイン
電極パターン層ＳＤとメタル材料Ｍ１が同じ材料である
ため、ソース・ドレイン電極パターン層ＳＤのパターン
形成時に同時に透明画素電極ＩＰ１上のゲート電極パタ
ーン層Ｇを除去できる。この結果、あらためて画素部透
明化処理を行う工程が省ける（図７工程（Ｇ））。
【００２５】最後に、保護膜層ＰＳＶを成膜後（図７工
程（Ｈ））、パターン加工してＴＦＴパネルが完成する
（図７工程（Ｉ））。
程（Ｈ））、パターン加工してＴＦＴパネルが完成する
（図７工程（Ｉ））。
【００２６】
【発明の効果】本発明による液晶表示装置の構成では、
ＴＦＴパネルの製造方法において、従来基本的に６ホト
工程必要であったのが、４ホト工程で済む。
ＴＦＴパネルの製造方法において、従来基本的に６ホト
工程必要であったのが、４ホト工程で済む。
【００２７】本発明によれば、ＴＦＴパネルの製造プロ
セスが単純化でき、ＴＦＴパネルの安定生産が可能とな
る。
セスが単純化でき、ＴＦＴパネルの安定生産が可能とな
る。
【図１】図３の１−１切断線における１画素とその周辺
を示す断面図。
を示す断面図。
【図２】従来のカラー液晶表示装置の液晶表示部の１画
素とその周辺を示す要部断面図。
素とその周辺を示す要部断面図。
【図３】従来のＴＦＴパネルの断面構成例。
【図４】本発明によるＴＦＴパネルの１画素とその周辺
を示す要部平面図。
を示す要部平面図。
【図５】本発明によるＴＦＴパネルの製造工程Ａ〜Ｃを
示す画素部とゲート端子部の断面図のフローチャート。
示す画素部とゲート端子部の断面図のフローチャート。
【図６】本発明によるＴＦＴパネルの製造工程Ｄ〜Ｆを
示す画素部とゲート端子部の断面図のフローチャート。
示す画素部とゲート端子部の断面図のフローチャート。
【図７】本発明によるＴＦＴパネルの製造工程Ｇ〜Ｉを
示す画素部とゲート端子部の断面図のフローチャート。
示す画素部とゲート端子部の断面図のフローチャート。
ＳＵＢ…透明ガラス基板、 ＧＬ…走査信号線、 ＤＬ…映像信号線、 ＩＮＳＬ…絶縁層、 ＡＳ…半導体パターン層、 ＩＴＯ…透明画素電極パターン層、 ＰＳＶ…保護膜層、 ＢＭ…遮光膜、 ＩＰ…透明画素電極、 Ｇ…ゲート電極パターン層、 ＧＴ…ゲート電極、 ＳＤ…ソース・ドレイン電極パターン層、 ＳＤＴ…ソース電極またはドレイン電極、 ＬＣ…液晶、 ＴＦＴ…薄膜トランジスタ、 Ｃadd…保持容量素子、 ＧＴＭ…ゲート端子、 ＯＲＩ…液晶配光膜、 ＳＩＯ…酸化シリコン膜。 （以上添字省略）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 記久雄 茨木県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (4)
- 【請求項１】ＴＦＴパネルを構成する互いに独立した異
なる層であるゲート電極パターン層、透明電極パターン
層を積層成膜し、上記ゲート電極パターン層と、上記透
明電極パターン層を一括して加工しパターン形成する工
程と、上記ゲート電極パターン層を覆うようにゲート絶
縁層と半導体層を積層成膜し、上記ゲート絶縁膜と上記
半導体層を一括して加工しパターン形成する工程と、ソ
ース・ドレイン電極パターン層を加工しパターン形成す
る工程からなることを特徴とする液晶表示装置の製造方
法。 - 【請求項２】上記ソース・ドレイン電極パターン層のメ
タル材料を単層とし、更にその材料をゲート電極パター
ン層のメタル材料と同じ材料を用いることを特徴とする
請求項１記載の液晶表示装置の製造方法。 - 【請求項３】上記ソース・ドレイン電極パターン層を加
工しパターン形成する工程と、ゲート電極パターン層の
メタル材料を透明画素電極パターン層上から除去する工
程において、同一のフォトマスクを用いることを特徴と
する請求項２記載の液晶表示装置の製造方法。 - 【請求項４】上記ソース・ドレイン電極パターン層のメ
タル材料としてＣｒ，Ｍｏ，Ｔａ，Ｗ，Ｔｉのいずれか
のメタル材料を用いることを特徴とする請求項２記載の
液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22137394A JPH0887030A (ja) | 1994-09-16 | 1994-09-16 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22137394A JPH0887030A (ja) | 1994-09-16 | 1994-09-16 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887030A true JPH0887030A (ja) | 1996-04-02 |
Family
ID=16765783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22137394A Pending JPH0887030A (ja) | 1994-09-16 | 1994-09-16 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887030A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256223B1 (en) * | 1997-05-20 | 2000-05-15 | Lg Philips Lcd Co Ltd | In plane switching mode lcd and manufacturing method |
| KR100453176B1 (ko) * | 1998-06-13 | 2005-04-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의제조방법 |
| KR100796747B1 (ko) * | 2001-04-09 | 2008-01-22 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| KR100869653B1 (ko) * | 2000-03-16 | 2008-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
| US9048146B2 (en) | 2000-05-09 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9099355B2 (en) | 2000-03-06 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1994
- 1994-09-16 JP JP22137394A patent/JPH0887030A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9099355B2 (en) | 2000-03-06 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100869653B1 (ko) * | 2000-03-16 | 2008-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
| US8873011B2 (en) | 2000-03-16 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| US9298056B2 (en) | 2000-03-16 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| US9048146B2 (en) | 2000-05-09 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9429807B2 (en) | 2000-05-09 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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