TWI426334B - 薄膜電晶體陣列基板及其製作方法 - Google Patents

薄膜電晶體陣列基板及其製作方法 Download PDF

Info

Publication number
TWI426334B
TWI426334B TW99146144A TW99146144A TWI426334B TW I426334 B TWI426334 B TW I426334B TW 99146144 A TW99146144 A TW 99146144A TW 99146144 A TW99146144 A TW 99146144A TW I426334 B TWI426334 B TW I426334B
Authority
TW
Taiwan
Prior art keywords
patterned
lines
openings
layer
quasi
Prior art date
Application number
TW99146144A
Other languages
English (en)
Other versions
TW201227125A (en
Inventor
Zeyu Yen
Ke Chih Chang
Kuo Yu Huang
En Yung Lin
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW99146144A priority Critical patent/TWI426334B/zh
Priority to CN 201110051024 priority patent/CN102176097B/zh
Priority to US13/167,746 priority patent/US8957420B2/en
Publication of TW201227125A publication Critical patent/TW201227125A/zh
Application granted granted Critical
Publication of TWI426334B publication Critical patent/TWI426334B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

薄膜電晶體陣列基板及其製作方法
本發明是有關於一種主動元件陣列基板及其製作方法，且特別是有關於一種薄膜電晶體陣列基板及其製作方法。
一般而言，液晶顯示面板主要是由一主動元件陣列基板、一對向基板以及一夾於主動元件陣列基板與對向基板之間的液晶層所構成，其中主動元件陣列基板可分為顯示區(display region)與非顯示區(non-display region)，其中在顯示區上配置有以陣列排列之多個畫素單元，而每一畫素單元包括薄膜電晶體(TFT)以及與薄膜電晶體連接之畫素電極(pixel electrode)。此外，在顯示區內配置有多條掃描線(scan line)與資料線(data line)，每一個畫素單元之薄膜電晶體是與對應之掃描線與資料線電性連接。在非顯示區內則配置有訊號線、源極驅動器(source driver)以及閘極驅動器(gate driver)。
當液晶顯示面板欲顯示影像畫面時，其必須透過閘極驅動器來依序開啟顯示面板內的每一列畫素，且每一列畫素在開啟的時間內會對應的接收源極驅動器所提供的資料電壓。如此一來，每一列畫素中的液晶分子就會依據其所接收的資料電壓而作適當的排列。
另一方面，隨著液晶顯示面板的解析度提昇，液晶顯 示器必須增加閘極驅動器與源極驅動器的使用數目來配合解析度之提昇，且閘極驅動器與源極驅動器的使用數目增加會讓非顯示區(或稱為邊框)之面積變大。
現行技術可藉由畫素設計搭配驅動方法的變更來縮減資料線的數量，例如兩行畫素共用一條資料線，並且可將節省下來的佈局空間用來設置掃描訊號傳遞線，以符合窄邊框的需求。此外，為了提高畫素的開口率，會使畫素內的儲存電容電極與掃描訊號傳遞線以及資料線重疊。然而，儲存電容電極與掃描訊號傳遞線或資料線的大量重疊將使得液晶顯示面板的功率負載增加。反之，若減小儲存電容電極與掃描訊號傳遞線或資料線的重疊面積，又會相對降低開口率。
本發明提供一種薄膜電晶體陣列基板，可同時兼具低功率負載、高儲存電容以及高開口率等優點。
本發明提供一種前述薄膜電晶體陣列基板的製作方法，其具有精簡的製程步驟。
為具體描述本發明之內容，在此提出一種薄膜電晶體陣列基板，包括一基板、多條資料線、多條掃描訊號傳遞線、多條掃描線、多個薄膜電晶體、一圖案化平坦層、多個共用電極、一保護層以及多個畫素電極。掃描訊號傳遞線與資料線相互平行地設置於基板上，且任兩相鄰的資料線之間具有一條掃描訊號傳遞線。掃描線相互平行地設置 於基板上。掃描線相交於資料線以及掃描訊號傳遞線，以在基板上定義出多個畫素區。薄膜電晶體設置於基板上，並且分別電性連接至對應的掃描線與資料線。圖案化平坦層配置於基板上，且圖案化平坦層具有多個條狀開槽。條狀開槽分別暴露出掃描線以及薄膜電晶體，並沿著掃描線延伸。共用電極配置於圖案化平坦層上，並且分別圍繞對應的畫素區。保護層覆蓋資料線、掃描訊號傳遞線、掃描線、薄膜電晶體、圖案化平坦層以及共用電極，且保護層具有多個開孔，用以暴露出每一薄膜電晶體的一汲極的一部分。畫素電極配置於保護層上並且對應位於畫素區內。畫素電極分別經由開孔電性連接至對應的汲極。
在本發明之一實施例中，圖案化平坦層更具有對應於畫素區的多個凹陷，且畫素電極分別覆蓋所述多個凹陷。
在本發明之一實施例中，掃描線分別位於對應的條狀開槽的中央。
在本發明之一實施例中，每一掃描訊號傳遞線電性連接至掃描線中的相應一條掃描線。
本發明更提出一種薄膜電晶體陣列基板，包括一基板、一圖案化第一金屬層、一閘絕緣層、一圖案化半導體層、一圖案化平坦層、一圖案化第二金屬層、一保護層以及一圖案化透明電極層。圖案化第一金屬層包括：多條準(quasi-)資料線，相互平行地設置於該基板上；多條掃描訊號傳遞線，與準資料線相互平行地設置於基板上，任兩相鄰的準資料線之間具有一條掃描訊號傳遞線；多條準掃描 線，相互平行地設置於基板上，且所述準掃描線與準資料線以及掃描訊號傳遞線在基板上定義出多個畫素區；多個閘極配置於基板上且分別連接對應的準掃描線。閘絕緣層配置於基板上，並且覆蓋圖案化第一金屬層。閘絕緣層具有多個第一開孔以及多個第二開孔。第一開孔分別暴露出準掃描線的一部分，而第二開孔分別暴露出準資料線的一部分。圖案化半導體層配置於閘絕緣層上。圖案化半導體層包括多個通道圖案，且通道圖案分別位於對應的閘極上方。圖案化平坦層配置於閘絕緣層上，且圖案化平坦層具有多個條狀開槽。條狀開槽分別暴露出準掃描線、閘極、通道圖案、第一開孔以及第二開孔，且條狀開槽沿著準掃描線延伸。圖案化第二金屬層包括：多個第一連接圖案，配置於閘絕緣層上且位於對應的條狀開槽內，第一連接圖案分別經由對應的第一開孔來連接準掃描線，以形成多條掃描線；多個第二連接圖案配置於閘絕緣層上且位於對應的條狀開槽內，第二連接圖案分別經由對應的第二開孔來連接準資料線，以形成多條資料線；多個源極與多個汲極，配置於通道圖案上且位於對應的條狀開槽內，每一源極與其相應的汲極分別位於對應的閘極的相對兩側，且每一源極電性連接至相應的資料線；多個共用電極配置於圖案化平坦層上，並且分別圍繞對應的畫素區。保護層覆蓋閘絕緣層、圖案化第二金屬層、平坦層以及通道圖案。保護層具有多個第三開孔，用以暴露出每一汲極的一部分。圖案化透明電極層配置於保護層上並且包括多個畫素電極。畫 素電極對應位於畫素區內，且畫素電極分別經由第三開孔電性連接至對應的汲極。
在本發明之一實施例中，前述圖案化平坦層更具有對應於畫素區的多個凹陷，而畫素電極分別覆蓋凹陷。
在本發明之一實施例中，前述掃描線分別位於對應的條狀開槽的中央。
在本發明之一實施例中，每一掃描訊號傳遞線電性連接至掃描線中的相應一條掃描線。
在本發明之一實施例中，閘絕緣層更具有多個第四開孔，分別暴露出每一掃描訊號傳遞線的一部分，而第一連接圖案分別經由對應的第四開孔來連接掃描訊號傳遞線，以電性連接每一掃描訊號傳遞線至掃描線中的相應一條掃描線。
在本發明之一實施例中，圖案化第一金屬層更包括多個第三連接圖案，每一第三連接圖案連接於相應的掃描訊號傳遞線與掃描線之間。
本發明又提出一種薄膜電晶體陣列基板的製作方法。首先，提供一基板。形成一圖案化第一金屬層於基板上。所述圖案化第一金屬層包括：多條的準(quasi-)資料線，相互平行；多條掃描訊號傳遞線，與準資料線相互平行，任兩相鄰的準資料線之間具有一條掃描訊號傳遞線；多條準掃描線，相互平行，準掃描線與準資料線以及掃描訊號傳遞線在基板上定義出多個畫素區；多個閘極，分別連接對應的準掃描線。接著，形成一閘絕緣層於基板上。 閘絕緣層覆蓋圖案化第一金屬層。形成一圖案化半導體層於閘絕緣層上。圖案化半導體層包括多個通道圖案，且通道圖案分別位於對應的閘極上方。然後，形成多個第一開孔以及多個第二開孔於閘絕緣層中。第一開孔分別暴露出準掃描線的一部分，而第二開孔分別暴露出準資料線的一部分。形成一圖案化平坦層於閘絕緣層上。圖案化平坦層具有多個條狀開槽，以分別暴露出準掃描線、閘極、通道圖案、第一開孔以及第二開孔，且條狀開槽沿著準掃描線延伸。接著，形成一圖案化第二金屬層。圖案化第二金屬層包括：多個第一連接圖案，配置於閘絕緣層上且位於對應的條狀開槽內，第一連接圖案分別經由對應的第一開孔來連接準掃描線，以形成多條掃描線；多個第二連接圖案，配置於閘絕緣層上且位於對應的條狀開槽內，第二連接圖案分別經由對應的第二開孔來連接準資料線，以形成多條資料線；多個源極與多個汲極，配置於通道圖案上且位於對應的條狀開槽內，每一源極與其相應的汲極分別位於對應的閘極的相對兩側，且每一源極電性連接至相應的資料線；多個共用電極，配置於圖案化平坦層上，並且分別圍繞對應的畫素區。然後，形成一保護層，以覆蓋閘絕緣層、圖案化第二金屬層、平坦層以及通道圖案。形成多個第三開孔於保護層中，以暴露出每一汲極的一部分。之後，形成一圖案化透明電極層於保護層上，圖案化透明電極層包括多個畫素電極，畫素電極對應位於畫素區內，且畫素電極分別經由第三開孔電性連接至對應的汲極。
在本發明之一實施例中，所述薄膜電晶體陣列基板的製作方法更包括在圖案化平坦層對應於畫素區的位置上形成多個凹陷，而畫素電極分別覆蓋凹陷。
在本發明之一實施例中，所述凹陷與條狀開槽是藉由同一道光罩製程來形成。
在本發明之一實施例中，所述第一開孔、第二開孔以及通道圖案是藉由同一道光罩製程來形成。
在本發明之一實施例中，所述第一開孔以及第二開孔是在形成圖案化平坦層之前所形成。
在本發明之一實施例中，所述第一開孔以及第二開孔是在形成圖案化平坦層之後所形成。
在本發明之一實施例中，所述薄膜電晶體陣列基板的製作方法更包括使每一掃描訊號傳遞線電性連接至掃描線中的相應一條掃描線。
在本發明之一實施例中，所述薄膜電晶體陣列基板的製作方法更包括形成多個第四開孔於閘絕緣層中，以分別暴露出每一掃描訊號傳遞線的一部分，使得第一連接圖案分別經由對應的第四開孔來連接掃描訊號傳遞線，以電性連接每一掃描訊號傳遞線至掃描線中的相應一條掃描線。
在本發明之一實施例中，所述圖案化第一金屬層更包括多個第三連接圖案，每一第三連接圖案連接於相應的掃描訊號傳遞線與掃描線之間。
基於上述，本發明提出一種薄膜電晶體陣列基板，其製程步驟少且結構簡單，其中僅需要兩個圖案化金屬層， 且圖案化平坦層可以有效分離兩圖案化金屬層，以降低功率負載。此外，圖案化平坦層具有條狀開槽，藉由條狀開槽造成的高度斷差可以使掃描線與共用電極相對遠離，更有助於降低功率負載。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A-1G依序繪示依照本發明之一實施例的一種薄膜電晶體列基板的製作流程。圖2A-2G為圖1A-1G之I-I’線與II-II’線的剖面圖。
首先，如圖1A與2A所示，提供基板110，並且進行第一道光罩製程，以形成一圖案化第一金屬層120於基板上。圖案化第一金屬層120包括多條相互平行的準資料線122，以及與準資料線122相互平行的多條掃描訊號傳遞線124，其中任兩相鄰的準資料線122之間具有一條掃描訊號傳遞線124。此外，圖案化第一金屬層120還包括多條相互平行的準掃描線126，且準掃描線126與準資料線122以及掃描訊號傳遞線124在基板110上定義出多個畫素區102。圖案化第一金屬層120另包括多個閘極128，分別連接對應的準掃描線126。此處及下文所指的光罩製程包括藉由光罩對蝕刻罩幕(光阻)所進行的曝光、顯影，以及後續的蝕刻等步驟，或者包括藉由光罩對感光材料層所進行的曝光以及顯影等步驟。
接著，如圖1B與2B所示，形成一閘絕緣層130於基板上，以覆蓋圖案化第一金屬層120。接著形成一半導體層並且進行第二道光罩製程，以形成一圖案化半導體層140於閘絕緣層130上。所述圖案化半導體層140包括多個通道圖案142，且通道圖案142分別位於對應的閘極128上方。通道圖案142表面可具有一歐姆接觸層142a。
然後，如圖1C與2C所示，進行第三道光罩製程，以形成多個第一開孔132以及多個第二開孔134於閘絕緣層130中。第一開孔132分別暴露出準掃描線126的一部分，而第二開孔134分別暴露出準資料線122的一部分。
在此，本實施例並不限定前述第二道光罩製程與第三道光罩製程的順序。換言之，本實施例也可以選擇先形成第一開孔132以及第二開孔134於閘絕緣層130中，再形成圖案化半導體層140於閘絕緣層130上。
另外，在本發明的其他實施例中，也可以整合第二道光罩製程與第三道光罩製程的步驟於同一道光罩製程。更詳細而言，可以採用例如半調式光罩或灰調光罩來製作多種厚度的蝕刻罩幕，以進行不同深度的蝕刻而形成前述第一開孔132、第二開孔134以及圖案化半導體層140。
在完成前述步驟後，接著如圖1D與2D所示，進行第四道光罩製程，以形成一圖案化平坦層150於閘絕緣層130上。圖案化平坦層150具有多個條狀開槽152，且條狀開槽152分別暴露出準掃描線126、閘極128、通道圖案142、第一開孔132以及第二開孔134，且條狀開槽152沿 著準掃描線126延伸。
此外，前述第三道光罩製程與第四道光罩製程的順序是可以對調的。換言之，本實施例除了可以選擇在形成圖案化平坦層150之前，先形成第一開孔132以及第二開孔134，也可以選擇在形成圖案化平坦層150之後，才於條狀開槽152所暴露的閘絕緣層130上形成第一開孔132以及第二開孔134。
承前述步驟，接著，如圖1E與2E所示，進行第五道光罩製程，以形成一圖案化第二金屬層160。圖案化第二金屬層160包括多個第一連接圖案162、多個第二連接圖案164、多個源極166、多個汲極168以及多個共用電極169。第一連接圖案162配置於閘絕緣層130上且位於對應的條狀開槽152內，用以串接準掃描線126，其中第一連接圖案162分別經由對應的第一開孔132來連接準掃描線126，以形成多條掃描線SL。第二連接圖案164配置於閘絕緣層130上且位於對應的條狀開槽152內，用以串接準資料線122，其中第二連接圖案164分別經由對應的第二開孔134來連接準資料線122，以形成多條資料線DL。源極166與汲極168配置於通道圖案142上且位於對應的條狀開槽152內，其中每一源極166與其相應的汲極168分別位於對應的閘極128的相對兩側，且每一源極166電性連接至相應的資料線DL。每一閘極128與其相應的源極166、汲極168以及通道圖案142形成薄膜電晶體TFT。此外，共用電極169配置於圖案化平坦層150上，並且分別 圍繞對應的畫素區102。
接著，如圖1F與2F所示，形成一保護層170，以覆蓋閘絕緣層130、圖案化第二金屬層160、平坦層150以及通道圖案142。並且，進行第六道光罩製程，以形成多個第三開孔172於保護層170中，以暴露出每一汲極168的一部分。
之後，如圖1G與2G所示，進行第七道光罩製程，以形成一圖案化透明電極層180於保護層170上。圖案化透明電極層180包括多個畫素電極182，且畫素電極182對應位於畫素區102內，並分別經由第三開孔172電性連接至對應的汲極168。本實施例的畫素電極182可具有多個配向狹縫182a。此外，在本實施例中，畫素電極182更藉由保護層170中的另一個開孔174連接到對應之相鄰薄膜電晶體TFT的源極166，亦即右邊之畫素電極182可藉由另一個開孔174連接到對應之相鄰薄膜電晶體TFT的源極166再電性連接至左邊之畫素電極182，以達成兩行畫素共用一條資料線DL的驅動。
至此，大致完成薄膜電晶體陣列基板100的製作。
前述薄膜電晶體陣列基板100的製作方法僅需進行七道光罩製程，或甚至將第二道光罩製程與第三道光罩製程整合為同一道光罩製程，而僅餘六道光罩製程，因此具有製程精簡以及高生產效率等優點。再者，所述薄膜電晶體陣列基板100的結構遠較習知的設計簡單。不似習知設計額外需要第三個圖案化金屬層來形成共用電極，所述薄膜 電晶體陣列基板100僅有兩個圖案化金屬層120與160，可大幅結構的複雜度，更有利於製程設計。
另一方面，在圖1G與2G所示的薄膜電晶體陣列基板100中，圖案化平坦層150位於圖案化第一金屬層120之上，而圖案化第二金屬層160又位於圖案化平坦層150之上。換言之，由於圖案化平坦層150相較於其他具介電層，如閘絕緣層130或保護層170等，具有較大的厚度，因此可以拉開圖案化第一金屬層120與圖案化第二金屬層160之間的距離。一般而言，圖案化平坦層150可達到2~3微米(μm)，由此，共用電極169與第一金屬層120之間的寄生電容可被降低，從而減小功率負載。
此外，圖1G與2G所示，圖案化平坦層150具有條狀開槽152，因此可藉由條狀開槽152造成的高度斷差來使掃描線SL與共用電極169相對遠離，同樣有助於降低寄生電容及其衍生的功率負載。更甚者，前述實施例還可以將掃描線SL設置於對應的條狀開槽152的中央，使其遠離兩側的共用電極169，以最大程度地降低功率負載。
另外，薄膜電晶體陣列基板100中設置與資料線DL平行的掃描訊號傳遞線124，用以傳遞掃描訊號至相應的掃描線SL。由於掃描訊號傳遞線124與資料線DL具有相同的走向，因此掃描訊號與資料訊號的訊號輸入源(如驅動晶片)可設置在基板110的同一側，而有利於液晶顯示面板的窄邊框設計。
前述薄膜電晶體陣列基板100可應用各種可能的方式 來使每一掃描訊號傳遞線124電性連接至相應的掃描線SL。舉例而言，如圖1C所示，在進行第三道光罩製程時，除了形成第一開孔132以及第二開孔134之外，更可以在閘絕緣層130中形成多個第四開孔136，用以暴露出對應之掃描訊號傳遞線124的一部分。如此，在後續之第五道光罩製程，形成圖案化第二金屬層160時，可以使得第一連接圖案162分別經由對應的第四開孔136向下連接至掃描訊號傳遞線124。
除此之外，本發明也可以採用其他方式來使掃描訊號傳遞線124與相應的掃描線SL達成電性連接。如圖1A’所示，在進行第一道光罩製程時，可以對光罩圖案進行改動，使所形成的圖案化第一金屬層120更包括多個第三連接圖案129，如此每一掃描訊號傳遞線124可藉由第三連接圖案129直接連接相應的準掃描線126。
圖3繪示圖1G之薄膜電晶體陣列基板100沿A-A’線的剖面結構。如圖3所示，共用電極169與相應的畫素電極182之間形成儲存電容Cst，而在A-A’截面上可以看出，由於圖案化平坦層150具有條狀開槽152，因此共用電極169與畫素電極182之間因圖案化平坦層150之斜面而重疊面積變大了。換言之，儲存電容Cst也因為圖案化平坦層150的條狀開槽152而被大幅提高了。
此外，本發明還可以藉由其他方式來進一步提高共用電極169與畫素電極182之間的重疊面積。圖4A與4B分別繪示圖1G之薄膜電晶體陣列基板100沿A-A’線與B-B’ 線的另一種剖面結構。如圖4A與4B所示，本發明可以選擇在圖案化平坦層150對應於畫素區102的位置上形成多個凹陷154，而畫素電極182分別覆蓋凹陷154。如此，藉由凹陷154的側壁，同樣可以增加共用電極169與畫素電極182之間的重疊面積，進而提高儲存電容Cst。所述凹陷154與條狀開槽152可以共同藉由第四道光罩製程來形成，或者可以選擇額外進行一道光罩製程來形成凹陷154。
雖然前述實施例以圖1A-1G與2A-2G所示的製程來說明薄膜電晶體陣列基板100的製作方法，然本領域中具有通常知識者當可依據實際需求以及當下的技術水準來調整、變更或置換相關製程步驟。換言之，所述薄膜電晶體陣列基板100的製作方法並非限於圖1A-1G與2A-2G所示者，而圖1A-1G與2A-2G所示之製程步驟也可能被增減或變更，以獲得與薄膜電晶體陣列基板100相異的成品或半成品。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可對本說明書之實施方式中所提列之技術方案作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體陣列基板
110‧‧‧基板
120‧‧‧圖案化第一金屬層
122‧‧‧準資料線
124‧‧‧掃描訊號傳遞線
126‧‧‧準掃描線
128‧‧‧閘極
129‧‧‧第三連接圖案
130‧‧‧閘絕緣層
132‧‧‧第一開孔
134‧‧‧第二開孔
136‧‧‧第四開孔
140‧‧‧圖案化半導體層
142‧‧‧通道圖案
142a‧‧‧歐姆接觸層
150‧‧‧圖案化平坦層
152‧‧‧條狀開槽
154‧‧‧凹陷
160‧‧‧圖案化第二金屬層
162‧‧‧第一連接圖案
164‧‧‧第二連接圖案
166‧‧‧源極
168‧‧‧汲極
169‧‧‧共用電極
170‧‧‧保護層
172‧‧‧第三開孔
174‧‧‧開孔
180‧‧‧圖案化透明電極層
182‧‧‧畫素電極
182a‧‧‧配向狹縫
SL‧‧‧掃描線
DL‧‧‧資料線
TFT‧‧‧薄膜電晶體
圖1A-1G依序繪示依照本發明之一實施例的一種薄膜電晶體列基板的製作流程。
圖2A-2G為圖1A-1G之I-I’線的剖面圖。
圖3繪示圖1G之薄膜電晶體陣列基板沿A-A’線的剖 面結構。
圖4A與4B分別繪示圖1G之薄膜電晶體陣列基板沿A-A’線與B-B’線的另一種剖面結構。
100‧‧‧薄膜電晶體陣列基板
110‧‧‧基板
124‧‧‧掃描訊號傳遞線
128‧‧‧閘極
132‧‧‧第一開孔
134‧‧‧第二開孔
136‧‧‧第四開孔
142‧‧‧通道圖案
150‧‧‧圖案化平坦層
152‧‧‧條狀開槽
162‧‧‧第一連接圖案
164‧‧‧第二連接圖案
166‧‧‧源極
168‧‧‧汲極
169‧‧‧共用電極
172‧‧‧第三開孔
174‧‧‧開孔
182‧‧‧畫素電極
182a‧‧‧配向狹縫
SL‧‧‧掃描線
DL‧‧‧資料線
TFT‧‧‧薄膜電晶體

Claims (19)

  1. 一種薄膜電晶體陣列基板，包括：一基板；多條資料線，相互平行地設置於該基板上；多條掃描訊號傳遞線，與該些資料線相互平行地設置於該基板上，任兩相鄰的資料線之間具有一條掃描訊號傳遞線；多條掃描線，相互平行地設置於該基板上，該些掃描線相交於該些資料線以及該些掃描訊號傳遞線，以在該基板上定義出多個畫素區；多個薄膜電晶體，設置於該基板上，並且分別電性連接至對應的該些掃描線與該些資料線；一圖案化平坦層，配置於該基板上，且該圖案化平坦層具有多個條狀開槽，該些條狀開槽分別暴露出該些掃描線以及該些薄膜電晶體，並沿著該些掃描線延伸；多個共用電極，配置於該圖案化平坦層上，並且分別圍繞對應的該些畫素區；一保護層，覆蓋該些資料線、該些掃描訊號傳遞線、該些掃描線、該些薄膜電晶體、該圖案化平坦層以及該些共用電極，該保護層具有多個開孔，用以暴露出每一薄膜電晶體的一汲極的一部分；以及多個畫素電極，配置於該保護層上並且對應位於該些畫素區內，該些畫素電極分別經由該些開孔電性連接至對應的該些汲極。
  2. 如申請專利範圍第1項所述的薄膜電晶體陣列基板，其中該圖案化平坦層更具有對應於該些畫素區的多個凹陷，該些畫素電極分別覆蓋該些凹陷。
  3. 如申請專利範圍第1項所述的薄膜電晶體陣列基板，其中該些掃描線分別位於對應的該些條狀開槽的中央。
  4. 如申請專利範圍第1項所述的薄膜電晶體陣列基板，其中每一掃描訊號傳遞線電性連接至該些掃描線中的相應一條掃描線。
  5. 一種薄膜電晶體陣列基板，包括：一基板；一圖案化第一金屬層，包括：多條準資料線，相互平行地設置於該基板上；多條掃描訊號傳遞線，與該些準資料線相互平行地設置於該基板上，任兩相鄰的準資料線之間具有一條掃描訊號傳遞線；多條準掃描線，相互平行地設置於該基板上，該些準掃描線與該些準資料線以及該些掃描訊號傳遞線在該基板上定義出多個畫素區；多個閘極，配置於該基板上且分別連接對應的該些準掃描線；一閘絕緣層，配置於該基板上，並且覆蓋該圖案化第一金屬層，該閘絕緣層具有多個第一開孔以及多個第二開孔，該些第一開孔分別暴露出該些準掃描線的一部分，而該些第二開孔分別暴露出該些準資料線的一部分； 一圖案化半導體層，配置於該閘絕緣層上，該圖案化半導體層包括多個通道圖案，且該些通道圖案分別位於對應的該些閘極上方；一圖案化平坦層，配置於該閘絕緣層上，且該圖案化平坦層具有多個條狀開槽，該些條狀開槽分別暴露出該些準掃描線、該些閘極、該些通道圖案、該些第一開孔以及該些第二開孔，且該些條狀開槽沿著該些準掃描線延伸；一圖案化第二金屬層，包括：多個第一連接圖案，配置於該閘絕緣層上且位於對應的該些條狀開槽內，該些第一連接圖案分別經由對應的該些第一開孔來連接該些準掃描線，以形成多條掃描線；多個第二連接圖案，配置於該閘絕緣層上且位於對應的該些條狀開槽內，該些第二連接圖案分別經由對應的該些第二開孔來連接該些準資料線，以形成多條資料線；多個源極與多個汲極，配置於該通道圖案上且位於對應的該些條狀開槽內，每一源極與其相應的該汲極分別位於對應的該閘極的相對兩側，且每一源極電性連接至相應的該資料線；多個共用電極，配置於該圖案化平坦層上，並且分別圍繞對應的該些畫素區；一保護層，覆蓋該閘絕緣層、該圖案化第二金屬層、該平坦層以及該些通道圖案，該保護層具有多個第三開 孔，用以暴露出每一汲極的一部分；以及一圖案化透明電極層，配置於該保護層上，該圖案化透明電極層包括多個畫素電極，該些畫素電極對應位於該些畫素區內，且該些畫素電極分別經由該些第三開孔電性連接至對應的該些汲極。
  6. 如申請專利範圍第5項所述的薄膜電晶體陣列基板，其中該圖案化平坦層更具有對應於該些畫素區的多個凹陷，該些畫素電極分別覆蓋該些凹陷。
  7. 如申請專利範圍第5項所述的薄膜電晶體陣列基板，其中該些掃描線分別位於對應的該些條狀開槽的中央。
  8. 如申請專利範圍第5項所述的薄膜電晶體陣列基板，其中每一掃描訊號傳遞線電性連接至該些掃描線中的相應一條掃描線。
  9. 如申請專利範圍第8項所述的薄膜電晶體陣列基板，其中該閘絕緣層更具有多個第四開孔，分別暴露出每一掃描訊號傳遞線的一部分，而該些第一連接圖案分別經由對應的該些第四開孔來連接該些掃描訊號傳遞線，以電性連接每一掃描訊號傳遞線至該些掃描線中的相應一條掃描線。
  10. 如申請專利範圍第8項所述的薄膜電晶體陣列基板，其中該圖案化第一金屬層更包括多個第三連接圖案，每一第三連接圖案連接於相應的該掃描訊號傳遞線與該掃描線之間。
  11. 一種薄膜電晶體陣列基板的製作方法，包括： 提供一基板；形成一圖案化第一金屬層於該基板上，該圖案化第一金屬層包括：多條準資料線，相互平行；多條掃描訊號傳遞線，與該些準資料線相互平行，任兩相鄰的準資料線之間具有一條掃描訊號傳遞線；多條準掃描線，相互平行，該些準掃描線與該些準資料線以及該些掃描訊號傳遞線在該基板上定義出多個畫素區；多個閘極，分別連接對應的該些準掃描線；形成一閘絕緣層於該基板上，該閘絕緣層覆蓋該圖案化第一金屬層；形成一圖案化半導體層於該閘絕緣層上，該圖案化半導體層包括多個通道圖案，且該些通道圖案分別位於對應的該些閘極上方；形成多個第一開孔以及多個第二開孔於該閘絕緣層中，該些第一開孔分別暴露出該些準掃描線的一部分，而該些第二開孔分別暴露出該些準資料線的一部分；形成一圖案化平坦層於該閘絕緣層上，該圖案化平坦層具有多個條狀開槽，該些條狀開槽分別暴露出該些準掃描線、該些閘極、該些通道圖案、該些第一開孔以及該些第二開孔，且該些條狀開槽沿著該些準掃描線延伸；形成一圖案化第二金屬層，該圖案化第二金屬層包 括：多個第一連接圖案，配置於該閘絕緣層上且位於對應的該些條狀開槽內，該些第一連接圖案分別經由對應的該些第一開孔來連接該些準掃描線，以形成多條掃描線；多個第二連接圖案，配置於該閘絕緣層上且位於對應的該些條狀開槽內，該些第二連接圖案分別經由對應的該些第二開孔來連接該些準資料線，以形成多條資料線；多個源極與多個汲極，配置於該通道圖案上且位於對應的該些條狀開槽內，每一源極與其相應的該汲極分別位於對應的該閘極的相對兩側，且每一源極電性連接至相應的該資料線；多個共用電極，配置於該圖案化平坦層上，並且分別圍繞對應的該些畫素區；形成一保護層，以覆蓋該閘絕緣層、該圖案化第二金屬層、該平坦層以及該些通道圖案；形成多個第三開孔於該保護層中，以暴露出每一汲極的一部分；以及形成一圖案化透明電極層於該保護層上，該圖案化透明電極層包括多個畫素電極，該些畫素電極對應位於該些畫素區內，且該些畫素電極分別經由該些第三開孔電性連接至對應的該些汲極。
  12. 如申請專利範圍第11項所述的薄膜電晶體陣列 基板的製作方法，更包括在該圖案化平坦層對應於該些畫素區的位置上形成多個凹陷，而該些畫素電極分別覆蓋該些凹陷。
  13. 如申請專利範圍第12項所述的薄膜電晶體陣列基板的製作方法，其中該些凹陷與該些條狀開槽是藉由同一道光罩製程來形成。
  14. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，其中該些第一開孔、該些第二開孔以及該些通道圖案是藉由同一道光罩製程來形成。
  15. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，其中該些第一開孔以及該些第二開孔是在形成該圖案化平坦層之前所形成。
  16. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，其中該些第一開孔以及該些第二開孔是在形成該圖案化平坦層之後所形成。
  17. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，更包括使每一掃描訊號傳遞線電性連接至該些掃描線中的相應一條掃描線。
  18. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，更包括形成多個第四開孔於該閘絕緣層中，以分別暴露出每一掃描訊號傳遞線的一部分，使得該些第一連接圖案分別經由對應的該些第四開孔來連接該些掃描訊號傳遞線，以電性連接每一掃描訊號傳遞線至該些掃描線中的相應一條掃描線。
  19. 如申請專利範圍第11項所述的薄膜電晶體陣列基板的製作方法，其中該圖案化第一金屬層更包括多個第三連接圖案，每一第三連接圖案連接於相應的該掃描訊號傳遞線與該掃描線之間。
TW99146144A 2010-12-27 2010-12-27 薄膜電晶體陣列基板及其製作方法 TWI426334B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW99146144A TWI426334B (zh) 2010-12-27 2010-12-27 薄膜電晶體陣列基板及其製作方法
CN 201110051024 CN102176097B (zh) 2010-12-27 2011-02-25 薄膜晶体管阵列基板及其制作方法
US13/167,746 US8957420B2 (en) 2010-12-27 2011-06-24 Thin film transistor array substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW99146144A TWI426334B (zh) 2010-12-27 2010-12-27 薄膜電晶體陣列基板及其製作方法

Publications (2)

Publication Number Publication Date
TW201227125A TW201227125A (en) 2012-07-01
TWI426334B true TWI426334B (zh) 2014-02-11

Family

ID=44519292

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99146144A TWI426334B (zh) 2010-12-27 2010-12-27 薄膜電晶體陣列基板及其製作方法

Country Status (3)

Country Link
US (1) US8957420B2 (zh)
CN (1) CN102176097B (zh)
TW (1) TWI426334B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI445180B (zh) * 2011-09-28 2014-07-11 E Ink Holdings Inc 陣列基板及使用其之顯示裝置
CN103715206A (zh) * 2013-12-31 2014-04-09 信利半导体有限公司 一种像素单元、阵列基板及显示面板
CN209000913U (zh) * 2018-11-06 2019-06-18 惠科股份有限公司 一种显示面板和显示装置
CN113594180B (zh) * 2021-07-22 2023-09-15 Tcl华星光电技术有限公司 阵列基板及其制备方法以及显示面板

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0850303A (ja) * 1994-08-05 1996-02-20 Toshiba Corp 液晶表示装置用アレイ基板
JPH08107210A (ja) * 1994-10-06 1996-04-23 Matsushita Electric Ind Co Ltd 液晶表示装置の薄膜トランジスタアレイおよびその製造方法
JPH11305257A (ja) * 1998-04-17 1999-11-05 Toshiba Corp 強誘電体を使用した液晶表示装置
JP2007058155A (ja) * 2005-08-25 2007-03-08 Chunghwa Picture Tubes Ltd マルチドメイン垂直配向液晶表示パネル、薄膜トランジスタアレイ、およびその製造方法
TW200821721A (en) * 2006-11-10 2008-05-16 Au Optronics Corp Pixel structure and fabrication method thereof
TW200828214A (en) * 2006-12-26 2008-07-01 Novatek Microelectronics Corp Display panel and plane display device using the same
US7532296B2 (en) * 2005-08-24 2009-05-12 Samsung Electronics Co., Ltd. Thin-film transistor substrate and liquid crystal display device having the same
US7623194B2 (en) * 2006-01-20 2009-11-24 Au Optronics Corp. Pixel structure and liquid crystal display and method for manufacturing the same
US7687289B2 (en) * 2007-03-27 2010-03-30 Au Optronics Corporation Pixel structure and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683688B2 (ja) * 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100835971B1 (ko) * 2001-12-24 2008-06-09 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR100659532B1 (ko) * 2003-11-28 2006-12-19 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100739065B1 (ko) * 2005-11-29 2007-07-12 삼성에스디아이 주식회사 유기 발광 표시장치 및 이의 제조 방법
JP4741641B2 (ja) * 2008-09-03 2011-08-03 株式会社半導体エネルギー研究所 液晶表示装置
KR101779349B1 (ko) * 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN101750827B (zh) * 2010-01-20 2011-07-20 友达光电股份有限公司 主动元件阵列基板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0850303A (ja) * 1994-08-05 1996-02-20 Toshiba Corp 液晶表示装置用アレイ基板
JPH08107210A (ja) * 1994-10-06 1996-04-23 Matsushita Electric Ind Co Ltd 液晶表示装置の薄膜トランジスタアレイおよびその製造方法
JPH11305257A (ja) * 1998-04-17 1999-11-05 Toshiba Corp 強誘電体を使用した液晶表示装置
US7532296B2 (en) * 2005-08-24 2009-05-12 Samsung Electronics Co., Ltd. Thin-film transistor substrate and liquid crystal display device having the same
JP2007058155A (ja) * 2005-08-25 2007-03-08 Chunghwa Picture Tubes Ltd マルチドメイン垂直配向液晶表示パネル、薄膜トランジスタアレイ、およびその製造方法
US7623194B2 (en) * 2006-01-20 2009-11-24 Au Optronics Corp. Pixel structure and liquid crystal display and method for manufacturing the same
TW200821721A (en) * 2006-11-10 2008-05-16 Au Optronics Corp Pixel structure and fabrication method thereof
TW200828214A (en) * 2006-12-26 2008-07-01 Novatek Microelectronics Corp Display panel and plane display device using the same
US7687289B2 (en) * 2007-03-27 2010-03-30 Au Optronics Corporation Pixel structure and manufacturing method thereof

Also Published As

Publication number Publication date
CN102176097A (zh) 2011-09-07
US20120161136A1 (en) 2012-06-28
US8957420B2 (en) 2015-02-17
CN102176097B (zh) 2012-09-26
TW201227125A (en) 2012-07-01

Similar Documents

Publication Publication Date Title
KR100470890B1 (ko) 박막 트랜지스터, 액티브 매트릭스 기판 및 그 제조방법과 표시장치
JP4661913B2 (ja) 液晶表示装置
JP5599988B2 (ja) 薄膜トランジスタ基板及びその製造方法
KR101929834B1 (ko) 박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
US7537973B2 (en) Method for fabricating structure of thin film transistor array
JP2008009360A (ja) 液晶表示装置用アレイ基板及びその製造方法
TWI575577B (zh) 畫素結構及畫素結構的製造方法
TWI426334B (zh) 薄膜電晶體陣列基板及其製作方法
US7781268B2 (en) Array substrate and display panel
US9018687B2 (en) Pixel structure and fabricating method thereof
CN109659322B (zh) 一种阵列基板及其制备方法
KR20090098246A (ko) 표시 장치 및 이의 제조 방법
US8614443B2 (en) Display apparatus and method of manufacturing the same
CN111916463B (zh) 阵列基板、其制备方法及显示面板
JP2015036819A (ja) 薄膜トランジスタ表示板
US9653608B2 (en) Array substrate and manufacturing method thereof, display device and thin film transistor
JP2010097077A (ja) 表示装置及びその製造方法
US9041001B2 (en) Thin film transistor array panel and manufacturing method thereof
US20090045402A1 (en) TFT array substrate and manufacturing method the same
JP4789915B2 (ja) アクティブマトリクス基板及びその製造方法
CN110767661A (zh) 阵列基板及其制备方法、显示装置
JP4134253B2 (ja) アクティブマトリクス基板及びその製造方法ならびに表示装置
JP5316511B2 (ja) 表示装置
JP5346494B2 (ja) 表示装置およびその製造方法
JP2015007677A (ja) 液晶表示装置及びその製造方法