KR20090098246A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20090098246A
KR20090098246A KR1020080023493A KR20080023493A KR20090098246A KR 20090098246 A KR20090098246 A KR 20090098246A KR 1020080023493 A KR1020080023493 A KR 1020080023493A KR 20080023493 A KR20080023493 A KR 20080023493A KR 20090098246 A KR20090098246 A KR 20090098246A
Authority
KR
South Korea
Prior art keywords
insulating layer
gate
layer pattern
line
pattern
Prior art date
Application number
KR1020080023493A
Other languages
English (en)
Other versions
KR101479140B1 (ko
Inventor
이윤석
조영제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20080023493A priority Critical patent/KR101479140B1/ko
Priority to US12/403,695 priority patent/US8994888B2/en
Publication of KR20090098246A publication Critical patent/KR20090098246A/ko
Application granted granted Critical
Publication of KR101479140B1 publication Critical patent/KR101479140B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)

Abstract

표시 장치 및 표시 장치의 제조 방법에 있어서, 게이트 라인 및 데이터 라인은 게이트 절연막에 의해 상호 절연되고, 적어도 게이트 라인 및 데이터 라인이 오버랩되는 영역에서 게이트 라인 및 데이터 라인 사이에 절연막 패턴이 개재된다. 따라서, 게이트 라인과 데이터 라인이 교차하는 영역에서, 절연막 패턴의 두께만큼 게이트 라인과 데이터 라인이 이격되므로 게이트 라인 및 데이터 라인에 의해 형성되는 커패시터의 캐패시턴스가 감소한다. 그 결과, 데이터 라인에 의해 전송되는 데이터 신호들이 지연되는 것을 최소화할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 표시 품질이 향상된 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 화소 영역에서 외부 입력 신호에 대응하는 영상을 표시하는 장치이다. 일반적으로, 표시 장치는 서로 마주보는 제 1 기판과 제 2 기판이 결합하여 이루어지고, 상기 제 1 기판 또는 상기 제 2 기판 위에는 상기 외부 입력 신호를 제공받아 상기 화소 영역 측으로 전달하는 금속 배선들이 구비된다.
한편, 상기 금속 배선들을 통해 전달되는 외부 입력 신호는 다수의 원인 들에 의해 지연될 수 있다. 예를 들어, 상기 금속 배선들이 교차하는 영역에서 상기 금속 배선들을 전극으로 갖는 커패시터가 형성되고, 상기 커패시터는 상기 금속 배선들을 통해 전송되는 외부 입력 신호를 지연시킬 수 있다. 그 결과, 표시 장치의 표시 품질이 저하될 수 있다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 표시 품질이 향상된 표시 장치의 제조 방법을 제공하는 데 있다.
상기한 일 목적을 달성하기 위해서, 본 발명에 따른 표시 장치는 화소 영역이 정의된 제 1 기판, 상기 제 1 기판 위에 구비되는 게이트 라인, 상기 제 1 기판 위에 상기 게이트 라인과 절연되어 구비되는 데이터 라인, 절연막 패턴, 상기 화소 영역에 구비되는 화소 전극, 및 상기 제 1 기판과 마주보는 제 2 기판을 포함한다.
상기 절연막 패턴은, 적어도 상기 게이트 라인 및 상기 데이터 라인이 오버랩되는 영역에서 상기 게이트 라인 및 상기 데이터 라인 사이에 개재된다. 따라서, 상기 절연막 패턴의 두께만큼 상기 게이트 라인 및 상기 데이터 라인이 상기 절연막 패턴에 의해 이격되고, 상기 게이트 라인 및 상기 데이터 라인이 교차하는 영역에서, 상기 게이트 라인 및 상기 데이터 라인에 의해 형성되는 커패시터의 캐패시턴스를 감소시킨다. 따라서, 상기 데이터 라인을 통해 전송되는 데이터 신호가 상기 캐패시턴스에 의해 지연되는 것이 방지된다.
상기한 다른 목적을 달성하기 위해서, 본 발명에 따른 표시 장치의 제조 방법은 다음과 같다. 화소 영역이 정의된 제 1 기판 위에 도전막을 형성하고, 상기 도전막 위에 절연막 패턴을 형성하고, 상기 절연막 패턴을 이용하여 상기 도전막을 식각하여 상기 절연막 패턴에 의해 커버되는 게이트 라인을 형성한다. 상기 절연막 패턴에 의해 커버되는 상기 게이트 라인을 형성한 후에, 상기 절연막 패턴 및 상기 게이트 라인을 커버하는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 데이터 라인을 형성하고, 상기 화소 영역에 화소 전극을 형성하고, 그리고 상기 제 1 기판과 제 2 기판을 결합한다.
상기 게이트 라인을 형성하기 위해서 상기 도전막 위에 형성되는 절연막 패턴은, 상기 게이트 라인을 형성한 후에, 상기 게이트 라인 위에 남는다. 그 결과, 절연막 패턴은 상기 게이트 라인 및 상기 데이터 라인 사이에 위치하여 상기 절연막 패턴의 두께만큼 상기 게이트 라인 및 상기 데이터 라인을 이격시키므로, 상기 게이트 라인 및 상기 데이터 라인이 교차하는 영역에서, 상기 게이트 라인 및 상기 데이터 라인에 의해 형성되는 커패시터의 캐패시턴스를 감소시킨다.
게이트 라인 및 데이터 라인이 교차하는 영역에서, 절연막 패턴은 절연막 패턴의 두께만큼 게이트 라인 및 데이터 라인을 이격시킨다. 따라서, 게이트 라인 및 데이터 라인에 의해 형성되어 데이터 라인을 통해 전송되는 데이터 신호를 지연시키는 커패시터의 캐패시턴스를 감소시킬 수 있다. 또한, 절연막 패턴은 게이트 라인을 형성하는데 사용되는 마스크 패턴이므로 절연막 패턴을 형성하기 위한 추가 공정이 요구되지 않는다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되 지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 사시도이고, 도 2는 도 1에 도시된 A를 확대한 평면도이다.
도 1 및 도 2를 참조하면, 액정표시장치(500)는 어레이기판(200), 상기 어레이기판(200)과 마주보는 컬러필터 기판(400), 및 상기 어레이기판(200)과 상기 컬러필터 기판(400) 사이에 개재되는 액정(미도시)을 포함한다. 상기 액정표시장치(500)에는 영상을 표시하는 표시 영역(DA)이 정의되고, 상기 표시 영역(DA)의 외부에는 게이트 패드 영역(GPA) 및 데이터 패드 영역(DPA)이 정의된다.
상기 어레이 기판(200)에는 다수의 화소 영역들이 정의되고, 상기 화소 영역들에는 다수의 화소 전극들이 구비된다. 또한, 상기 어레이 기판(200) 위에는 다수의 게이트 라인들 및 상기 게이트 라인들과 절연되어 교차하는 데이터 라인들이 구비된다. 본 발명의 실시예에서는, 상기 화소 영역들 각각은 상기 게이트 라인들 및 상기 데이터 라인들이 일대일 대응하여 정의될 수 있다. 예컨대, 하나의 게이트 라인(GL) 및 하나의 데이터 라인(DL)이 교차하여 하나의 화소 영역이 정의되고, 상 기 화소 영역에는 하나의 화소 전극(PE)이 구비된다. 또한, 상기 어레이 기판(200)에는 상기 화소 전극(PE)과 인접하여 위치하고, 상기 화소 전극(PE)과 전기적으로 연결되는 박막 트랜지스터(TR)가 구비된다.
한편, 도 1 및 도 2에서는 상기 화소 영역이 구체적으로 도시되지 않았지만, 상기 액정표시장치(500)는 상기 액정의 배열에 따른 광 투과율을 조절하여 영상을 표시하고, 상기 화소 전극(PE)에 의해 상기 액정의 배열이 조절되므로 상기 화소 영역은 상기 화소 전극(PE)이 구비되는 영역으로 간주하여도 무방하다.
상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)으로부터 게이트 전극(GE), 소오스 전극(SE), 드레인 전극(DE), 및 반도체 패턴(135)을 포함한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분기되고, 상기 소오스 전극(SE)은 상기 데이터 라인(DL)으로부터 분기된다. 또한, 상기 드레인 전극(DE)은 상기 소오스 전극(SE)과 동일한 물질을 포함하고, 상기 소오스 전극(SE)과 이격되어 구비된다.
상기 반도체 패턴(135)은, 액티브 패턴(도3의 130) 및 오믹 콘택 패턴(도3의 131)을 포함하고, 상기 게이트 전극(GE) 및 상기 소오스 전극(SE) 사이에 구비되고, 상기 게이트 전극(GE) 및 상기 드레인 전극(DE) 사이에 구비된다.
상기 게이트 라인(GL) 위에는 제 1 절연막 패턴(110)이 구비되고, 상기 게이트 전극(GE) 위에는 제 2 절연막 패턴(111)이 구비된다. 상기 제 1 절연막 패턴(110)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에 개재되고, 상기 제 2 절연막 패턴(111)은 채널 영역(도3의 CA) 외부에서 상기 게이트 전극(GE) 및 상기 소오스 전극(SE) 사이에 개재되고, 상기 게이트 전극(GE) 및 상기 드레인 전극(DE) 사이에 개재될 수 있다. 상기 제 1 절연막 패턴(110)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차되는 영역에서, 상기 게이트 라인(GL)으로부터 상기 데이터 라인(DL)을 이격시켜 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 의해 발생되는 커패시터의 캐패시턴스를 감소시킨다.
한편, 본 발명의 실시예에서는, 상기 제 1 절연막 패턴(110)은 상기 게이트 라인(GL)을 따라 구비되지만, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차하는 영역에서만 상기 제 1 절연막 패턴(110)이 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에 개재되도록 형성될 수도 있다.
또한, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111) 각각은 상기 화소 전극(PE)과 오버랩되지 않는다. 즉, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111) 각각은 상기 화소 영역에 구비되지 않는다. 그 결과, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111)은 상기 화소 전극(PE)을 투과하는 광의 투과도를 저하시키지 않으므로 상기 제 1 및 제 2 절연막 패턴들(110,111)에 의해 상기 액정표시장치(500)의 투과율이 저하되지 않는다.
상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111) 각각은 감광성 물질을 포함한다. 예를 들어, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111) 각각은, 포지티브 포토 레지스트(positive photoresist), 네가티브 포토 레지스트(negative photoresist), 유기 절연막, 및 오버 코트막 중 어느 하나일 수 있다.
상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111)이 포토 레지스트인 경우에, 상기 포토 레지스트는 포지티브 포토레지스트(positive photoresist) 보다는 상기 포지티브 포토레지스트 보다 내열성이 우수한 네가티브 포토레지스트(negative photoresist)인 것이 바람직할 수 있다. 그 이유는, 상기 제 1 및 제 2 절연막 패턴들(110,111)이 네가티브 포토레지스트인 경우에, 250℃ 이상 고온에서 상기 제 1 및 제 2 절연막 패턴들(110,111)이 열 분해되는 것을 방지할 수 있기 때문이다. 따라서, 상기 어레이 기판(200)을 제조할 때, 네가티브 포토레지스트로 이루어진 상기 제 1 및 제 2 절연막 패턴들(110,111)이 250℃ 이상의 고온에 노출되더라도, 상기 제 1 및 제2 절연막 패턴들(110,111)이 열 분해되는 것을 방지할 수 있다.
상기 액정표시장치(500)에 구비되는 유기 절연막(도3의 150)이 감광성 물질로 이루어지는 경우에, 상기 제 1 절연막 패턴(110) 및 상기 유기 절연막은 서로 동일한 물질을 포함할 수 있다. 또한, 상기 액정표시장치(500)에 구비되는 오버코트막(도3의 310)이 감광성 물질로 이루어지는 경우에, 상기 제 1 절연막 패턴(110) 및 상기 오버코트막은 서로 동일한 물질을 포함할 수 있다. 즉, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111)은 상기 액정표시장치(500)의 제조에 사용되는 감광성 물질을 이용하여 형성될 수 있다.
한편, 상기 게이트 라인(GL)은 상기 게이트 패드 영역(GPA) 측으로 연장되고, 상기 게이트 패드 영역(GPA)에 상기 게이트 라인(GL)의 단부와 전기적으로 접촉되는 게이트 패드(도 5의 GLP)가 구비된다. 상기 어레이 기판(200)은 상기 게이 트 패드를 통해 게이트 구동부(미도시)와 결합할 수 있고, 그 결과 상기 어레이 기판(200)은 상기 게이트 라인(GL)을 통해 상기 박막 트랜지스터(TR)를 턴-온 시키는 게이트 신호를 제공받을 수 있다. 또한, 상기 데이터 패드 영역(DPA)에서 상기 어레이 기판(200)은 데이터 구동부(미도시)와 결합할 수 있고, 그 결과 상기 어레이 기판(200)은 상기 데이터 라인(DL)을 통해 데이터 신호를 제공받을 수 있다.
상기 어레이 기판(200)은 상기 게이트 라인(GL)과 이격되어 구비되는 스토리지 라인(SL) 및 상기 스토리지 라인(SL)으로부터 분기되는 스토리지 전극(115)을 포함한다. 상기 스토리지 라인(SL) 및 상기 스토리지 전극(115) 각각은 상기 게이트 라인(GL)과 동일한 물질을 포함하고, 상기 화소 전극(PE)과 오버랩되어 상기 화소 전극(PE)과 함께 커패시터를 형성할 수 있다.
한편, 상기 데이터 라인(DL)과 상기 스토리지 라인(SL)이 오버랩되는 영역에서, 상기 스토리지 라인(SL) 위에는 제 3 절연막 패턴(도4의 112)이 구비된다. 상기 제 3 절연막 패턴은 상기 데이터 라인(DL) 및 상기 스토리지 라인(SL)이 교차하는 영역에서, 상기 데이터 라인(DL)으로부터 상기 스토리지 라인(SL)을 이격시켜 상기 데이터 라인(DL) 및 상기 스토리지 라인(SL)에 의해 발생되는 커패시터의 캐패시턴스를 감소시킨다. 이에 대한 보다 상세한 설명은 도 4를 이용하여 설명될 것이다.
도 3은 도 2의 I-I'을 절취한 부분을 나타낸 단면도이다.
도 3을 참조하면, 상기 어레이 기판(200)은 제 1 베이스 기판(100)을 포함하고, 상기 제 1 베이스 기판(100) 위에는 박막 트랜지스터(TR), 및 상기 박막 트랜 지스터(TR)와 전기적으로 연결되는 화소 전극(PE)이 구비된다. 또한, 상기 제 1 베이스 기판(100) 위에는 게이트 라인(GL)이 구비되고, 상기 게이트 라인(GL) 위에는 게이트 절연막(120)을 사이에 두고 데이터 라인(DL)이 구비된다.
본 발명의 실시예에서는, 상기 데이터 라인(DL)은 상기 액티브 패턴(130) 및 상기 오믹 콘택 패턴(131)과 동시에 패터닝되므로 상기 데이터 라인(DL) 하부에는 상기 액티브 패턴(130) 및 상기 오믹 콘택 패턴(131)이 위치한다. 하지만, 상기 데이터 라인(DL)은 상기 액티브 패턴(130) 및 상기 오믹 콘택 패턴(131)과 다른 마스크에 의해 형성될 수도 있다.
상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 오버랩되는 영역에서 상기 게이트 라인(GL), 상기 데이터 라인(DL), 제 1절연막 패턴(110), 및 게이트 절연막(120)으로 이루어지는 제 1 커패시터(C1)가 형성된다. 상기 제 1 커패시터(C1)는 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호를 지연시킬 수 있지만, 상기 게이트 라인(GL) 위에 제 1 절연막 패턴(110)이 구비되어 상기 제 1 커패시터(C1)의 캐패시턴스의 크기가 감소되고, 그 결과 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호가 지연되는 것이 감소된다.
상기 제 1 절연막 패턴(110)의 제 1 두께(T1)는 대략적으로 2500Å 내지 20000Å일 수 있고, 상기 제 1 커패시터(C1)의 캐패시턴스의 크기는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 이격되는 거리에 반비례한다. 따라서, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에 상기 제 1 절연막 패턴(110)이 위치함으로써 상기 제 1 절연막 패턴(110)의 두께만큼 상기 게이트 라인(GL) 및 상 기 데이터 라인(DL) 간의 이격거리가 증가한다. 그 결과 상기 제 1 커패시터(C1)의 캐패시턴스의 크기가 감소하여 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호가 지연되는 것이 감소된다.
상기 제1 절연막 패턴(110)의 제1 두께(T1)가 2500Å 이하인 경우, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에 개재된 상기 제 1 절연막 패턴(110)에 의해 상기 제 1 커패시터(C1)의 캐패시턴스의 크기가 감소되는 효과는 대략적으로 50% 미만으로, 상기 효과가 현저하게 발생되지 않을 수 있다. 또한, 상기 제1 절연막 패턴(110)의 제1 두께(T1)가 20000Å 이상인 경우는, 상기 제 1 절연막(110)을 형성하는데 필요한 공정시간이 증가하거나, 상기 제 1 절연막(110)의 성막 균일도가 불량할 수 있다. 따라서, 상기 제 1 절연막 패턴(110)의 제 1 두께(T1)는 대략적으로 2500Å 내지 20000Å인 것이 바람직하다.
또한, 상기 게이트 전극(GE) 위에는 제 2 절연막 패턴(111)이 구비된다. 상기 제 2 절연막 패턴(111)은 상기 제 1 절연막 패턴(110)과 동일한 물질을 포함하고, 상기 제 2 절연막 패턴(111)에는 상기 박막 트랜지스터(TR)의 구동 능력이 저하되는 것을 방지하기 위하여 채널 영역(CA)에 대응하여 상기 제 2 절연막 패턴(111)이 부분적으로 제거된다. 따라서, 상기 제 2 절연막 패턴(111)은 상기 채널 영역(CA) 외부에서 상기 소오스 전극 및 상기 드레인 전극과 오버랩된다.
본 발명의 실시예에서는, 상기 게이트 전극(GE) 위에 상기 채널 영역(CA)에 대응하여 부분적으로 제거된 상기 제 2 절연막 패턴(111)이 구비되지만, 상기 게이트 전극(GE) 위에 상기 제 2 절연막 패턴(111)이 구비되지 않을 수도 있다. 이에 대한 보다 상세한 설명은 도 8 및 도 9를 참조하여 설명될 것이다.
한편, 상기 제 1 베이스 기판(100) 위에는 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(TR)를 커버하는 층간 절연막(140)이 구비되고, 상기 층간 절연막(140) 위에는 유기 절연막(150)이 구비된다. 상기 유기 절연막(150)은 감광성 물질을 포함할 수 있고, 투과율이 높은 물질을 포함할 수 있다. 상기 유기 절연막(150)이 감광성 물질을 포함하는 경우에, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111)은 상기 유기 절연막(150)과 동일한 물질을 포함할 수 있다.
상기 층간 절연막(140) 및 상기 유기 절연막(150) 각각은 상기 드레인 전극(DE)이 부분적으로 노출되도록 제거되고, 상기 유기 절연막(150) 위에 화소 전극(PE)이 구비되어 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 전기적으로 연결된다.
상기 컬러필터 기판(400)은 제 2 베이스 기판(300)을 포함하고, 상기 제 2 베이스 기판(300) 위에는 블랙 매트릭스(BM), 컬러 필터(CF), 오버코트막(310) 및 공통 전극(320)이 구비된다.
상기 블랙 매트릭스(BM)는 광을 차단하는 물질을 포함하고, 상기 데이터라인(GL), 상기 게이트라인(GL), 및 상기 박막 트랜지스터(TR) 각각의 위치에 대응하여 상기 제 2 베이스 기판(300) 위에 구비된다. 상기 컬러 필터(CF)는 적색 필터(R), 녹색 필터(G), 및 청색 필터(미도시)로 이루어지고, 상기 컬러 필터(CF)는 상기 화소 전극(PE)과 오버랩되어 상기 제 2 베이스 기판(300) 위에 구비된다.
상기 오버코트막(310)은 상기 컬러 필터(CF)를 커버하여 상기 컬러 필 터(CF)가 형성된 면의 평탄도를 향상시킨다. 상기 오버코트막(310)은 광 또는 열에 의해 경화되는 물질을 포함할 수 있다. 상기 오버코트막(310)이 광에 의해 경화되는 물질로 이루어지는 경우에, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111)은 상기 오버코트막(310)과 동일한 물질을 포함할 수 있다.
상기 오버코트막(310) 위에는 공통 전극(320)이 구비된다. 상기 공통전극(320)은 투명한 도전막으로 이루어지고, 상기 공통 전극(310)은 상기 화소 전극(PE)과 함께 전계를 형성하여 상기 액정(250)의 배열을 제어한다.
한편, 본 발명의 실시예에서는, 상기 컬러 필터(CF)는 상기 컬러필터 기판(400)에 구비된다. 하지만, 상기 컬러 필터(CF)는 상기 어레이 기판(200)에 구비될 수도 있다. 상기 컬러 필터(CF)가 상기 어레이 기판(200)에 구비되는 경우에, 상기 컬러 필터(CF)는 상기 화소 전극(PE)의 상부에 구비될 수도 있고, 상기 화소 전극(PE)의 하부에 구비될 수도 있다.
도 4는 도 2의 Ⅱ-Ⅱ'을 절취한 부분을 나타낸 단면도이다. 도 4를 설명함에 있어서, 앞서 설명된 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 스토리지 라인(SL)과 데이터 라인(DL)이 오버랩되는 영역에서, 상기 데이터 라인(DL) 및 상기 스토리지 라인(SL)을 전극으로 갖는 제 2 커패시터(C2)가 형성된다.
상기 스토리지 라인(SL) 위에는 제 3 절연막 패턴(112)이 구비되고, 상기 제 3 절연막 패턴(112)은 제 1 및 제 2 절연막 패턴들(도3의 110,도3의 111)과 동일한 물질을 포함하고, 2500Å 내지 20000Å 두께를 가질 수 있다.
상기 제 2 커패시터(C2)는 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호를 지연시킬 수 있지만, 상기 스토리지 라인(SL) 및 상기 데이터 라인(DL)이 교차하는 영역에서 상기 스토리지 라인(SL) 위에 제 3 절연막 패턴(112)이 구비되어 상기 제 3 절연막 패턴(112)의 두께만큼 상기 스토리지 라인(SL) 및 상기 데이터 라인(DL)이 이격된다. 그 결과, 상기 제 2 커패시터(C2)의 캐패시턴스의 크기가 감소되어 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호가 지연되는 것이 감소된다.
도 5는 도 1에 도시된 B를 확대한 도면이고, 도 6은 도 5에 도시된 Ⅲ-Ⅲ'을 절취한 부분을 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 게이트 본딩 영역(GBA)에서, 제 1 베이스 기판(100) 위에는 게이트 라인(GL)이 구비되고, 상기 게이트 라인(GL)의 일측 단부에는 게이트 라인 단부(50) 및 콘택부(55)를 포함하는 게이트 라인 패드(GLP)가 구비된다. 상기 콘택부(55)는 화소 전극(도 3의 PE)과 동일한 물질을 포함할 수 있고, 상기 게이트 라인 단부(50)는 상기 게이트 라인(GL)으로부터 연장된 부분이다.
앞서 상술한 바와 같이, 상기 게이트 라인(GL) 위에는 제 1 절연막 패턴(110)이 구비되고, 상기 게이트 라인 패드(GLP)가 형성되는 영역에 대응해서 상기 제 1 절연막 패턴(110)이 부분적으로 제거되어 상기 게이트 라인 단부(50)는 상기 콘택부(55)와 전기적으로 연결된다.
다시 도 2를 참조하면, 상기 게이트 라인(GL) 위에는 제 1 절연막 패턴(110) 이 형성되고, 상기 제 1 절연막 패턴(110)은 상기 게이트 본딩 영역(GBA)에서만 부분적으로 제거된다. 따라서, 상기 제 1 절연막 패턴(110)은, 상기 게이트 라인(GL) 및 데이터 라인(DL)이 오버랩되는 영역에서 발생되는 커패시터의 캐피시턴스를 감소시켜 데이터 라인(DL)을 통해 전송되는 데이터 신호가 지연되는 것을 감소시킬 수 있을 뿐만 아니라, 서로 인접한 게이트 라인들에 의해 발생되는 커패시터의 캐패시턴스를 감소시켜 게이트 라인(GL)을 통해 전송되는 게이트 신호가 지연되는 것을 감소시킬 수도 있다.
도 7 내지 도 16은 도 2에 도시된 액정표시장치의 제조 공정을 나타내는 단면도들이다. 도 7 내지 도 16을 설명함에 있어서, 앞서 설명된 구성 요소들에 대해서는 도면 부호를 병기하고, 상기 구성 요소들에 대한 상세한 설명은 생략된다.
또한, 도 7 내지 도 12에 도시된 단면도들 각각은, 도 2에 도시된 액정표시장치(도 2의 500)를 제조하는 각 단계에서, 상기 액정표시장치의 I-I'을 절취한 부분을 나타낸다.
도 7 및 도 8을 참조하면, 제 1 베이스 기판(100) 위에 예비 도전막(105)을 형성하고, 상기 예비 도전막(105) 위에 절연막(110a)을 형성한다.
상기 예비 도전막(105)은 도전성 물질을 포함하고, 상기 제 1 베이스 기판(100) 위에 스퍼터링 법을 이용하여 형성될 수 있다. 또한, 상기 절연막(110a)은 감광성 물질을 포함하고, 제 2 두께(T2)를 갖도록 상기 예비 도전막(105) 위에 네가티브 포토레지스트를 제공하여 형성된다. 본 발명의 실시예에서는, 상기 절연막(110a)은 네가티브 포토레지스트로 이루어지지만, 상기 절연막(110a)은 포지티브 포토레지스트 또는 감광성 유기물로 이루어질 수도 있다. 단, 포지티브 포토레지스트와 같이, 상기 절연막(110a)이 광에 의해 경화되지 않는 경우에, 슬릿 마스크(230)의 구조는 변경된다.
상기 예비 도전막(105) 위에 상기 절연막(110a)을 형성한 후에, 상기 절연막(110a)을 슬릿 마스크(230)를 이용하여 노광한다. 상기 슬릿 마스크(230)는 제 1 영역(A1)에 위치하여 광을 투과시키는 투광부(230a), 제 2 영역(A2)에 위치하는 반투광부(230b), 및 제 3 영역(A3)에 위치하여 광을 차단시키는 차광부(230c)를 포함한다. 상기 반투광부(230b)는 광을 투과시키지만, 상기 반투광부(230b)에는 슬릿 패턴이 구비되어, 상기 반투광부(230b)는 상기 투광부(230a) 보다 투과율이 작다.
상기 슬릿 마스크(230)를 투과하여 상기 절연막(110a) 측으로 광(235)을 조사하면, 상기 제 3 영역(A3)에는 상기 광(235)이 조사되지 않는다. 또한, 상기 제 1 영역(A1)에 조사되는 광량은 상기 제 2 영역(A2)에 조사되는 광량보다 크다.
상기 슬릿 마스크(230)를 이용하여 상기 절연막(110a)을 노광한 후에, 상기 절연막(110a)을 현상하여 제 1 예비 절연막 패턴(110a) 및 제 2 예비 절연막 패턴(111a)을 형성한다. 상기 절연막(110a)은 광에 의해 경화되는 네가티브 포토레지스트로 이루어지므로 상기 제 1 예비 절연막 패턴(110a)은 상기 제 1 영역(A1)에서 제 2 두께(T2)를 갖는다. 또한, 상기 제 2 예비 절연막 패턴(111a)은 상기 제 1 영역(A1)에서 상기 제 2 두께(T2)를 갖고, 상기 제 2 영역(A2)에서 상기 제 2 두께(T2)보다 작은 제 3 두께(T3)를 갖는다.
도 8 및 도 9를 참조하면, 제 1 예비 절연막 패턴(110a) 및 제 2 예비 절연 막 패턴(111a)을 이용하여 예비 도전막(105)을 패터닝한다. 그 결과, 제 1 영역(A1)에 게이트 라인(GL)이 형성되고, 제 1 영역(A1) 및 제 2 영역(A2)에 게이트 전극(GE)이 형성된다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한 후에, 상기 제 1 예비 절연막 패턴(110a) 및 상기 제 2 예비 절연막 패턴(111a) 각각을 제 3 두께(T3)만큼 제거되도록 식각하여 제 1 절연막 패턴(110) 및 제 2 절연막 패턴(111)을 형성한다. 그 결과, 상기 제 1 절연막 패턴(110) 및 상기 제 2 절연막 패턴(111) 각각은 제 2 두께(T2)에서 제 3 두께(T3)의 차이에 상응하는 제 1 두께(T1)를 갖는다. 또한, 상기 제 2 절연막 패턴(111)은 상기 제 2 영역(A2)에서 제거되어 상기 게이트 전극(GE)은 상기 제 2 영역(A2)에서 외부로 노출된다.
한편, 본 발명의 실시예에서는, 상기 게이트 전극(GE) 위에 상기 게이트 전극(GE)을 부분적으로 노출시키는 상기 제 2 절연막 패턴(111)이 형성되지만, 상기 게이트 전극(GE) 위에 상기 제 2 절연막 패턴(111)을 형성하지 않을 수도 있다. 하지만, 상기 게이트 전극(GE) 위에 상기 제 2 절연막 패턴(111)을 형성하지 않는 경우에, 상기 게이트 전극(GE)의 전면과 오버랩되는 절연막(도7의 110a)을 슬릿 패턴이 형성된 반투광부(도7의 230b)을 이용하여 노광해야 하므로 상기 반투광부를 이용하여 노광되는 영역이 증가한다. 상기 반투광부를 이용하여 노광되는 영역이 증가할수록, 제조 공정상에 불리한 점이 발생될 수 있으므로 상기 게이트 전극(GE) 위에 제 2 절연막 패턴(111)을 형성하여 상기 반투광부에 의해 노광되는 영역을 감소시키는 것이 바람직하다.
도 10 및 도 11을 참조하면, 제 1 절연막 패턴(110) 및 제 2 절연막 패턴(111)을 커버하는 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)을 형성한 후에, 예비 액티브막(130a), 예비 오믹 콘택막(131a), 및 예비 소오스-드레인막(138)을 순차적으로 형성한다.
상기 예비 액티브막(130a), 상기 예비 오믹 콘택막(131a), 및 상기 예비 소오스-드레인막(138)을 형성한 후에, 상기 예비 액티브막(130a), 상기 예비 오믹 콘택막(131a), 및 상기 예비 소오스-드레인막(138) 각각을 패터닝하여 액티브 패턴(130), 오믹 콘택 패턴(131), 데이터 라인(DL), 소오스 전극(SE), 및 드레인 전극(DE)을 형성한다. 그 결과, 상기 액티브 패턴(130) 및 상기 오믹 콘택 패턴(131)으로 이루어지는 반도체 패턴(135), 상기 소오스 전극(SE), 상기 게이트 전극(GE), 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터(TR)가 완성된다.
또한, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 중첩되는 영역에서, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)을 전극으로 갖는 제 1 커패시터(C1)가 형성된다. 상기 제 1 커패시터(C1)의 캐패시턴스는 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호를 지연시킬 수 있지만, 상기 제 1 절연막 패턴(110)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 사이에 위치하여 상기 제 1 절연막 패턴(110)의 두께에 상응하는 거리만큼 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)을 이격시킨다. 따라서, 상기 제 1 절연막 패턴(110)은 상기 제 1 커패시터(C1)의 캐패시턴스 크기를 감소시켜 상기 데이터 라인(DL)을 통해 전송되는 데이터 신호가 지연되는 것을 감소한다.
도 12를 참조하면, 박막 트랜지스터(TR) 및 데이터 라인(DL)을 커버하는 층간 절연막(140)을 형성하고, 상기 층간 절연막(140) 위에 유기 절연막(150)을 형성한다.
상기 층간 절연막(140) 및 상기 유기 절연막(150)을 형성한 후에, 드레인 전극(DE)이 노출되도록 상기 층간 절연막(140) 및 상기 유기 절연막(150)을 제거하여 콘택홀(CH)을 형성한다. 상기 콘택홀(CH)을 형성한 후에, 상기 유기 절연막(150) 위에 상기 콘택홀(CH)에 채워지는 화소 전극(PE)을 형성하여 상기 화소 전극(PE)을 상기 드레인 전극(DE)과 전기적으로 연결시킨다. 그 결과, 어레이 기판(200)이 완성된다.
다시 도 3을 참조하면, 상기 어레이 기판(200)이 완성된 후에, 상기 어레이 기판(200) 측으로 액정(250)을 제공하고, 컬러필터 기판(400)을 상기 어레이 기판(200)과 결합시켜 액정표시장치(500)가 완성된다.
도 13 및 도 14에 도시된 단면도들 각각은, 도 2에 도시된 액정표시장치(도 2의 500)를 제조하는 각 단계에서, 상기 액정표시장치의 Ⅱ-Ⅱ'을 절취한 부분을 나타낸다. 또한, 도 8 및 도 13에 도시된 단면도들은 서로 동일한 단계에서의 상기 액정표시장치의 제조 공정을 나타내고, 도 9 및 도 14에 도시된 단면도들은 서로 동일한 단계에서의 상기 액정표시장치의 제조 공정을 나타낸다.
도 7 및 도 13을 참조하면, 제 1 베이스 기판(100) 위에 예비 도전막(105)을 형성하고, 상기 예비 도전막(105) 위에 절연막(110a)을 형성한다. 슬릿 마스크(230)를 이용하여 제 1영역(A1)측으로 제2영역(A2)보다 더 많은 광량을 조사한 후, 상기 절연막(110a)을 현상하면 제 1 영역(A1)에 제2두께(T2)를 갖고, 제2영역(A2)에 상기 제2 두께(T2)보다 작은 제 3두께(T3)를 갖는 제 3 예비 절연막 패턴(112a)을 형성한다.
도 4 및 도 14를 참조하면, 제3 예비 절연막 패턴(112a)을 제3두께(T3)만큼 식각하여 상기 제2두께(T2)에서 상기 제3두께(T3)의 차이에 상응하는 제 1 두께(T1)를 갖는 제 3 절연막 패턴(112)을 형성한다. 상기 제 3 절연막 패턴(112)은, 상기 스토리지 라인(SL) 및 상기 데이터 라인(DL)이 교차하는 영역에서, 상기 스토리지 라인(SL) 위에 형성될 수 있다.
도 15 및 도 16에 도시된 단면도들 각각은, 도 5에 도시된 액정표시장치(도 5의 500)를 제조하는 각 단계에서, 상기 액정표시장치의 Ⅲ-Ⅲ'을 절취한 부분을 나타낸다. 또한, 도 8 및 도 15에 도시된 단면도들 각각은 서로 동일한 단계에서의 상기 액정표시장치의 제조 공정을 나타내고, 도 9 및 도 16에 도시된 단면도들 각각은 서로 동일한 단계에서의 상기 액정표시장치의 제조 공정을 나타낸다.
도 7 및 도 15를 참조하면, 제 1 베이스 기판(100) 위에 예비 도전막(105)을 형성하고, 상기 예비 도전막(105) 위에 절연막(110a)을 형성한다. 슬릿 마스크(230)를 이용하여 제 1영역(A1)측으로 제2영역(A2)보다 더 많은 광량을 조사하고, 제3영역(A3)에 광을 조사하지 않는다. 노광된 상기 절연막(110a)을 현상하면,제 4 예비 절연막 패턴(113a)이 형성된다.
상기 제 4 예비 절연막 패턴(113a)은 상기 제 1 영역에서 제2두께(T2)를 갖고, 제2영역(A2)에서 상기 제2 두께(T2)보다 작은 제 3두께(T3)를 갖고, 제3영 역(A3)에서 제거된다. 상기 제 4 예비 절연막 패턴(113a)을 형성한 후에, 상기 제 4 예비 절연막 패턴(113a)을 이용하여 상기 예비 도전막(105)을 패터닝하여 게이트 라인(GL)을 형성한다.
도 16을 참조하면, 상기 게이트 라인(GL)을 형성한 후에, 상기 제4 예비 절연막 패턴(113a)을 제3두께(T3)만큼 식각하여 상기 제2두께(T2)에서 상기 제3두께(T3)의 차이에 상응하는 제 1 두께(T1)를 갖는 제 4 절연막 패턴(113)을 형성한다. 그 결과, 상기 게이트 라인(GL)은 상기 제 2 영역(A2)에서 외부로 노출된다.
다시 도 6을 참조하면, 상기 제 4 절연막 패턴(113)을 형성한 후에, 상기 게이트 라인(GL)의 외부로 노출된 부분에 상기 게이트 라인(GL)과 전기적으로 연결되는 콘택부(55)를 형성할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 사시도이다.
도 2는 도 1에 도시된 A를 확대한 평면도이다.
도 3은 도 2의 I-I'을 절취한 부분을 나타낸 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ'을 절취한 부분을 나타낸 단면도이다.
도 5는 도 1에 도시된 B를 확대한 도면이다.
도 6은 도 5a에 도시된 Ⅲ-Ⅲ'을 절취한 부분을 나타낸 단면도이다.
도 7 내지 도 16은 도 2에 도시된 액정표시장치의 제조 공정을 나타내는 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
500 -- 액정표시장치 200 -- 어레이 기판
400 -- 컬러필터 기판 110 -- 제 1 절연막 패턴
111 -- 제 2 절연막 패턴 112 -- 제 3 절연막 패턴
113 -- 제 4 절연막 패턴 GPA -- 게이트 패드 영역
PA -- 화소 영역 SE -- 스토리지 전극
TR -- 박막 트랜지스터

Claims (23)

  1. 화소 영역이 정의된 제 1 기판;
    상기 제 1 기판 위에 구비되는 게이트 라인;
    상기 제 1 기판 위에 상기 게이트 라인과 절연되어 구비되는 데이터 라인;
    적어도 상기 게이트 라인 및 상기 데이터 라인이 오버랩되는 영역에서 상기 게이트 라인 및 상기 데이터 라인 사이에 개재되는 절연막 패턴;
    상기 게이트 라인 및 상기 데이터 라인 사이에 개재되어 상기 게이트 라인 및 상기 데이터 라인을 상호 절연시키는 게이트 절연막;
    상기 화소 영역에 구비되는 화소 전극; 및
    상기 제 1 기판과 마주보는 제 2 기판을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서, 상기 절연막 패턴은 감광성 물질을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서, 상기 감광성 물질은 네가티브 포토레지스트(negative photoresist)인 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서, 상기 절연막 패턴의 두께는 2500Å 내지 20000Å인 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서, 상기 절연막 패턴은 상기 게이트 라인을 따라 연장되는 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 기판 위에 구비되어 상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터를 더 포함하고,
    상기 박막 트랜지스터는,
    상기 게이트 라인으로부터 분기된 게이트 전극;
    상기 게이트 전극 위에 구비되어 채널 영역을 정의하는 액티브 패턴;
    상기 액티브 패턴 위에 구비되어 상기 게이트 전극과 오버랩되고, 상기 데이터 라인으로부터 분기된 소오스 전극; 및
    상기 액티브 패턴 위에 구비되어 상기 게이트 전극과 오버랩되고, 상기 소오스 전극과 이격되는 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서, 상기 절연막 패턴은 상기 게이트 전극과 오버랩되도록 상기 게이트 전극 위에 구비되고, 상기 절연막 패턴에는 상기 채널 영역에 대응하여 개구부가 형성된 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서, 상기 게이트 전극 위에 형성된 상기 절연막 패턴은 상기 채널 영역 외부에서 상기 소오스 전극 및 상기 드레인 전극과 오버랩되는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서, 상기 절연막 패턴은 상기 화소 전극과 오버랩되지 않는 것을 특징으로 하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 제 1 기판 위에 구비되고, 상기 게이트 라인과 이격되어 상기 데이터 라인과 교차하는 스토리지 라인; 및
    상기 스토리지 라인으로부터 분기된 스토리지 전극을 더 포함하고,
    적어도 상기 스토리지 라인과 상기 데이터 라인이 오버랩되는 영역에서, 상기 절연막 패턴은 상기 스토리지 라인과 상기 데이터 라인 사이에 개재되는 것을 특징으로 하는 표시 장치.
  11. 제 1 항에 있어서, 상기 제 1 기판에는 상기 화소 영역에 인접하여 게이트 패드 영역이 정의되고, 상기 게이트 패드 영역에서 상기 절연막 패턴에 개구부가 형성되는 것을 특징으로 하는 표시 장치.
  12. 화소 영역이 정의된 제 1 기판 위에 도전막을 형성하는 단계;
    상기 도전막 위에 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 이용하여 상기 도전막을 식각하여 상기 절연막 패턴에 의해 커버되는 게이트 라인을 형성하는 단계;
    상기 절연막 패턴 및 상기 게이트 라인을 커버하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 데이터 라인을 형성하는 단계;
    상기 화소 영역에 화소 전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 결합하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 절연막 패턴은 감광성 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 감광성 물질은 네가티브 포토레지스트(negative photoresist)인 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 게이트 라인과 함께 동일한 공정에서 형성되고, 상기 절연막 패턴에 의해 커버되는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표 시 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 절연막 패턴과 상기 게이트라인과 오버랩되는 영역에서 상기 절연막 패턴은 제 1 두께를 갖고, 상기 절연막 패턴과 상기 게이트전극이 오버랩되는 영역에서 상기 절연막 패턴은 상기 제 1 두께 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 절연막 패턴은 슬릿 마스크를 이용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 게이트 라인 및 상기 게이트 전극을 형성한 후에, 상기 절연막 패턴을 상기 제 2 두께만큼 제거하여 상기 게이트 전극이 부분적으로 노출되도록 상기 절연막 패턴에 개구부를 형성하는 단계;
    상기 제 1 기판 위에 상기 절연막 패턴, 상기 게이트라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 상기 게이트 전극과 오버랩되어 채널 영역을 정의하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 위에 소오스 전극을 형성하는 단계; 및
    상기 액티브 패턴 위에 상기 소오스 전극과 이격되는 드레인 전극을 형성하 는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 개구부는 상기 채널 영역에 대응하여 형성되고, 상기 게이트 전극 위에 형성된 상기 절연막 패턴은 상기 채널 영역 외부에서 상기 소오스 전극 및 상기 드레인 전극과 오버랩되는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제 12 항에 있어서,
    상기 절연막 패턴을 이용하여 상기 도전막을 식각하여 상기 절연막 패턴에 의해 커버되는 스토리지 라인과 상기 스토리지 라인으로부터 분기되는 스토리지 전극을 형성하는 단계; 및
    상기 절연막 패턴의 상기 화소 영역에 대응하는 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  21. 제 12 항에 있어서,
    상기 화소 영역 주변에 정의된 게이트 패드 영역에서, 상기 게이트 라인 위에 형성된 상기 절연막 패턴에 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  22. 제 12 항에 있어서, 상기 절연막 패턴의 두께는 2500Å 내지 20000Å인 것 을 특징으로 하는 표시 장치의 제조 방법.
  23. 제 12 항에 있어서, 상기 절연막 패턴은 상기 화소 전극과 오버랩되지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
KR20080023493A 2008-03-13 2008-03-13 표시 장치 및 이의 제조 방법 KR101479140B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20080023493A KR101479140B1 (ko) 2008-03-13 2008-03-13 표시 장치 및 이의 제조 방법
US12/403,695 US8994888B2 (en) 2008-03-13 2009-03-13 Display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20080023493A KR101479140B1 (ko) 2008-03-13 2008-03-13 표시 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090098246A true KR20090098246A (ko) 2009-09-17
KR101479140B1 KR101479140B1 (ko) 2015-01-08

Family

ID=41062045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080023493A KR101479140B1 (ko) 2008-03-13 2008-03-13 표시 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8994888B2 (ko)
KR (1) KR101479140B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101627726B1 (ko) * 2009-08-14 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20120124126A (ko) * 2011-05-03 2012-11-13 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치
KR20120129593A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
CN103337479B (zh) * 2013-07-05 2016-03-30 合肥京东方光电科技有限公司 一种阵列基板、显示装置及阵列基板的制作方法
CN107863062B (zh) * 2017-11-30 2021-08-03 武汉天马微电子有限公司 一种显示面板控制方法
US20220102688A1 (en) * 2019-06-14 2022-03-31 Hewlett-Packard Development Company, L.P. Organic light emitting transistor devices with shared substrates
CN112185891B (zh) * 2020-09-28 2023-05-30 成都京东方显示科技有限公司 阵列基板的制造方法、阵列基板及显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2914559B2 (ja) * 1994-11-08 1999-07-05 松下電器産業株式会社 液晶パネル用基板とその製造方法
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
KR100502093B1 (ko) * 1997-09-25 2005-11-30 삼성전자주식회사 유기절연막을이용한액정표시장치및그제조방법
KR100720091B1 (ko) * 2000-10-31 2007-05-18 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101050300B1 (ko) * 2004-07-30 2011-07-19 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP2007115750A (ja) * 2005-10-18 2007-05-10 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタおよびその製造方法
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置

Also Published As

Publication number Publication date
US8994888B2 (en) 2015-03-31
KR101479140B1 (ko) 2015-01-08
US20090230402A1 (en) 2009-09-17

Similar Documents

Publication Publication Date Title
EP2565917B1 (en) Manufacturing method for array substrate with fringe field switching type thin film transistor liquid crystal display
US8120742B2 (en) Display panel with driving circuit and common electrode within sealant and manufacturing method thereof
EP3483926B1 (en) Method for manufacturing an array substrate of an ffs type tft-lcd
US9911760B2 (en) Thin film transistor substrate and manufacturing method thereof
US9366923B2 (en) Array substrate and method of fabricating the same, and display device
KR20090098246A (ko) 표시 장치 및 이의 제조 방법
WO2018120691A1 (zh) 阵列基板及其制造方法、显示装置
US8610127B2 (en) Thin film transistor array substrate and manufacturing method thereof
KR102052933B1 (ko) 표시 기판
US9564459B2 (en) Liquid crystal display panel and method for manufacturing liquid crystal display panel
KR20110113398A (ko) 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법
JP6472619B2 (ja) 薄膜トランジスタ表示板の製造方法
US7781268B2 (en) Array substrate and display panel
US8614443B2 (en) Display apparatus and method of manufacturing the same
JP2007114773A (ja) アレイ基板及びこれの製造方法
KR20160125598A (ko) 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치
TWI426334B (zh) 薄膜電晶體陣列基板及其製作方法
US9383608B2 (en) Array substrate and manufacturing method thereof
KR101903671B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101386189B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20120007323A (ko) 고 개구율을 갖는 액정표시장치 및 그 제조 방법
WO2020019869A1 (zh) 阵列基板及其制备方法、显示装置
JP6758208B2 (ja) 液晶表示装置およびｔｆｔアレイ基板の製造方法
KR102469692B1 (ko) 액정표시장치 및 그 제조방법
KR20150023160A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171129

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 5