JP5346494B2 - 表示装置およびその製造方法 - Google Patents

Description

本発明は表示装置およびその製造方法に係り、特に、薄膜トランジスタを備える表示装置およびその製造方法に関する。

いわゆるアクティブ・マトリックス型の表示装置は、その各画素に薄膜トランジスタを備えた構成となっている。

たとえば行方向に配置された各画素の薄膜トランジスタをゲート信号線に供給する信号（走査信号）によってオンさせ、このタイミングに合わせて、列方向の各画素に共通に形成したそれぞれのドレイン信号線に映像信号を供給することにより、該映像信号は前記薄膜トランジスタを通して各画素に供給されるようになっている。

このような構成からなる表示装置は、薄膜トランジスタの製造においてそのフォトリソグラフィ技術による選択エッチングの回数を低減できれば、表示装置自体における製造工数の低減が図れることになる。

このため、前記薄膜トランジスタが、半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタの場合、次に示すような工程を経ることによってフォトリソグラフィ技術による選択エッチングの回数を１回にできる製造方法が知られている。

すなわち、まず、半導体層および金属層を順次形成し、前記金属層上に形成されたフォトレジスト膜を、ハーフ露光を用いて、ドレイン電極およびソース電極の形成領域において膜厚を大きく、ドレイン電極およびソース電極の間の領域において膜厚を小さくして残存させるようにする。その後、前記フォトレジスト膜をマスクとして前記金属層および半導体層を順次エッチングする。 そして、アッシングを用いて、前記フォトレジスト膜のうち膜厚の小さいフォトレジスト膜を除去するとともにドレイン電極およびソース電極の形成領域上のフォトレジスト膜を残存させ、ドレイン電極およびソース電極の形成領域上のフォトレジスト膜をマスクとして前記金属層をエッチングするようにしたものである。

このような製造方法は、一回の選択露光によって、ドレイン電極およびソース電極の形成用のレジストマスクと、半導体層の形成用のレジストマスクを同時に形成できるようになる（下記特許文献１参照）。
特開２００２−８３７６５号公報

しかし、特許文献１に開示された技術は、ハーフ露光における光の回り込みによって、比較的面積が小さくかつ膜厚の小さなフォトレジスト膜の端部において膜厚に変動が生じ易くなることが判明された。

このため、ハーフ露光によって形成されたフォトレジスト膜をマスクとして、半導体層および金属層の順次積層体を一括エッチングする際に、平面的に観て、膜厚の小さなフォトレジスト膜下の領域のうち、膜厚の大きなフォトレジスト膜が隣接して形成されていない両端部から、当該領域の内側へ向けた過剰なエッチングによる抉れが形成されてしまう。

薄膜トランジスタのチャネル幅は、ドレイン電極とソース電極の間のいわゆるチャネル領域に半導体層が存在することを前提に、ドレイン電極およびソース電極の相対向する辺の幅によって決定される。

このため、上述のように製造された薄膜トランジスタは、半導体層のチャネル領域に抉れが生じてしまい、所望のチャネル幅が得られなくなってしまうという不都合が生じる。

本発明の目的は、製造工数の増大をもたらすことなく、所望のチャネル幅を得ることのできる表示装置およびその製造方法を提供することにある。

本発明による液晶表示装置の製造方法は、ハーフ露光によって形成されたフォトレジスト膜をマスクとして、半導体層および金属層の順次積層体を一括エッチングする際に、平面的に観て、膜厚の小さなフォトレジスト膜下の領域のうち、膜厚の大きなフォトレジスト膜が隣接して形成されていない両端部から、当該領域の内側へ向けた過剰なエッチングがなされないようにしたものである。

本発明の構成は、たとえば、以下のようなものとすることができる。

（１）本発明の表示装置の製造方法は、たとえば、半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタを備える表示装置の製造方法であって、
半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタを備える表示装置の製造方法であって、
半導体層および金属層を順次形成する工程と、
前記金属層上に形成されたフォトレジスト膜を、ハーフ露光を用いて、前記ドレイン電極およびソース電極の形成領域において第１の膜厚で形成し、前記ドレイン電極およびソース電極の間であって前記ドレイン電極とソース電極の対応する端部を結ぶそれぞれの仮想線よりも外側にはみ出るに至る領域において前記第１の膜厚よりも小さい第２の膜厚で残存させて形成するフォトレジスト膜形成工程と、
前記フォトレジスト膜をマスクとして前記金属層および半導体層を順次エッチングする第１のエッチング工程と、
アッシングを用いて、前記フォトレジスト膜のうち膜厚の小さいフォトレジスト膜を除去し、前記ドレイン電極およびソース電極の形成領域上のフォトレジスト膜を残存させる工程と、
前記ドレイン電極およびソース電極の形成領域上のフォトレジスト膜をマスクとして前記金属層をエッチングする第２のエッチング工程と、を備え、
前記フォトレジスト膜形成工程は、前記ドレイン電極およびソース電極の間の全域に亘って、前記第２の膜厚の前記フォトレジスト膜に前記仮想線よりも外側にはみ出る突出部を形成し、
前記第１のエッチング工程は、前記ドレイン電極およびソース電極の間の全域に亘って、前記半導体層に、前記ドレイン電極およびソース電極の形成領域下の前記半導体層における前記薄膜トランジスタのチャネル幅方向の端部よりも外方に突出する突出領域を形成することを特徴とする。
（２）本発明の表示装置の製造方法は、たとえば、（１）において、前記突出部は略矩形形状であり、
前記膜厚が小さいフォトレスト膜の領域は、前記ドレイン電極およびソース電極の形成領域のそれぞれの対向辺と一対の前記仮想線とで囲まれる矩形状の領域と、前記矩形状の領域の両端に配置される前記一対の突出部とからなることを特徴とする。

（３）本発明の表示装置の製造方法は、たとえば、（１）又は（２）において、前記ドレイン電極およびソース電極は、それらの対向辺が直線であることを特徴とする。

（４）本発明の表示装置の製造方法は、たとえば、（３）において、前記ドレイン電極およびソース電極は、それらの対向辺の長さが等しいことを特徴とする。

（５）本発明の表示装置の製造方法は、たとえば、（３）において、前記ドレイン電極およびソース電極は、それらの対向辺の長さが異なることを特徴とする。

（６）本発明の表示装置は、たとえば、半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、
前記ドレイン電極とソース電極の前記方向側の対応する端部を結ぶそれぞれの前記ドレイン電極およびソース電極の間に配置される半導体層の前記ドレイン電極およびソース電極の対向辺と同方向の第１の幅が、前記ドレイン電極およびソース電極下の半導体層の前記方向の第２の幅よりも大きく形成されると共に、
前記ドレイン電極およびソース電極の間に配置される半導体層は、前記ドレイン電極とソース電極の前記方向側の対応する端部を結ぶそれぞれの仮想線よりも外側にはみ出して形成され、且つ、前記ドレイン電極およびソース電極下の半導体層における前記第２の幅の方向の端部よりも外方に突出する突出領域を有し、
前記突出領域は、前記ドレイン電極およびソース電極の間の全域に亘って形成されていることを特徴とする。
（７）本発明の表示装置は、たとえば、（６）において、前記突出領域は略台形形状であり、
前記ドレイン電極およびソース電極の間に配置される半導体層は、前記ドレイン電極およびソース電極のそれぞれの対向辺と一対の前記仮想線とで囲まれる矩形状の領域と、前記矩形状の領域の両端に配置される前記一対の突出領域とからなることを特徴とする。

（８）本発明の表示装置は、たとえば、（６）又は（７）において、前記ドレイン電極およびソース電極は、それらの対向辺が直線であることを特徴とする。

（９）本発明の表示装置は、たとえば、（８）において、前記ドレイン電極およびソース電極は、それらの対向辺の長さが等しいことを特徴とする。

（１０）本発明の表示装置は、たとえば、（８）において、前記ドレイン電極およびソース電極は、それらの対向辺の長さが異なることを特徴とする。

なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。

このように構成した表示装置およびその製造方法は、製造工数の増大をもたらすことなく、所望のチャネル幅を得ることができるようになる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。

〈画素の構成〉
図２は、本発明のたとえば液晶表示装置の画素の一実施例を示す平面図である。また、図３は図２のIII−III線における断面図である。

図２に示す画素は、マトリックス状に配置された各画素の一つを示し、したがって、図２に示す画素に対して上下、左右に配置されるそれぞれの画素も同様の構成となっている。

図２において、まず、基板ＳＵＢ１（図３参照）の表面に、図中ｘ方向に延在されｙ方向に並設されたゲート信号線ＧＬが形成されている。このゲート信号線ＧＬは後述のドレイン信号線ＤＬとで画素領域を囲むようになっている。

これらゲート信号線ＧＬをも被って前記基板ＳＵＢ１の表面には絶縁膜ＧＩ（図３参照）が形成されている。この絶縁膜ＧＩは後述の薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。

絶縁膜ＧＩの上面の薄膜トンジスタＴＦＴの形成領域に、すなわちゲート絶縁膜ＧＬと重畳する領域の一部に、たとえばアモルファスＳｉからなる半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となり、その上面に互いに対向配置されたドレイン電極ＤＴ、ソース電極ＳＴが備えられることによって、前記ゲート信号線ＧＬの一部をゲート電極ＧＴとするボトムゲート型の薄膜トランジスタＴＦＴが構成されるようになっている。

また、この実施例の場合、後述のドレイン信号線ＤＬ、このドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴの接続部ＪＣ、前記薄膜トランジスタＴＦＴのソース電極ＳＴの引出部ＤＷの下層に、前記半導体層ＡＳと一体に形成される半導体層（図中ＡＳ'で示す）が形成されている。

薄膜トランジスタＴＦＴを一回のフォトリソグラフィ技術による選択エッチングによって形成する手法を採用することによって、金属層の下層には半導体層が配置される構成となっている。

図中ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、その一部には薄膜トランジスタＴＦＴのドレイン電極ＤＴとの接続を図る接続部ＪＣを有している。ドレイン信号線ＤＬおよび接続部ＪＣの下層には半導体層ＡＳ'が形成されていることは上述した通りである。

薄膜トランジスタＴＦＴのソース電極ＳＴは、画素領域側に延在された引出部ＤＷを備え、その先端は後述の画素電極ＰＸとのスルーホール（図３にて符号ＴＨで示す）を通しての接続を図るようになっている。引出部ＤＷの下層には半導体層ＡＳ'が形成されていることは上述した通りである。

ここで、前記薄膜トランジスタＴＦＴは、その拡大図を図１に示すように、半導体層ＡＳにおいて、ドレイン電極ＤＴとソース電極ＳＴに挟まれた領域（チャネル領域に相当する）は、該ドレイン電極ＤＴおよびソース電極ＳＴが形成されていない側に他の領域よりも外方に突出した突出部ＰＪを有するパターンで形成されている。

したがって、ドレイン電極ＤＴおよびソース電極ＳＴの間に配置される半導体層（チャネル領域に相当する）ＡＳのドレイン電極ＤＴおよびソース電極ＳＴの対向辺と同方向の幅Ｗ１が、ドレイン電極ＤＴおよびソース電極ＳＴ下の半導体層ＡＳの前記方向の幅Ｗ２よりも大きく形成されるようになっている。

また、ドレイン電極ＤＴおよびソース電極ＳＴの間に配置される半導体層ＡＳは、ドレイン電極ＤＴとソース電極ＳＴの前記方向側の対応する端部を結ぶそれぞれの仮想線（図中点線で示す）よりも外側にはみ出して形成されるようになっている。このはみ出し量はたとえば０．５μｍ以上、望ましくは１．０μ〜３．０μｍ以上となっている。

このように構成された薄膜トランジスタＴＦＴにおいて、ドレイン電極ＤＴとソース電極ＳＴの幅で決定されるチャネル幅Ｗを確実に確保できるようになっている。

なお、図２において、半導体層ＡＳ、ＡＳ'は、平面的に観て、ドレイン信号線ＤＬ、接続部ＪＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、引出部ＤＷからなる金属層に対し、外方へ若干はみ出した状態で描画しているが、前記金属層とはみ出しがなく形成されていてもよく、逆に、前記金属層が半導体層ＡＳ、ＡＳ'対してはみ出すように形成されていてもよい。前記金属層と半導体層ＡＳ、ＡＳ'のエッチングの度合い等によって上述したような態様を取り得るからである。このことは、以下の説明においても同様である。

このように、薄膜トランジスタＴＦＴ、ドレイン信号線ＤＬ等が形成された基板ＳＵＢ１の表面には、保護膜ＰＡＳ（図３参照）が形成されている。この保護膜ＰＡＳは薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための膜となっている。

保護膜ＰＡＳの上面にはたとえばＩＴＯ（Indium Tin Oxide）からなる対向電極ＣＴが形成されている。この対向電極ＣＴは上下左右の隣接する各画素の対向電極ＣＴと共通に形成された面状の電極から構成されている。また、平面的に観て、対向電極ＣＴには、前記ソース電極ＳＴの引出部ＤＷの先端と重畳する部分に孔ＨＬが形成されている。スルーホールを通して前記ソース電極ＳＴとの接続を図る画素電極ＰＸとの短絡を回避するためである。

対向電極ＣＴをも被って基板ＳＵＢ１の表面には、層間絶縁膜ＩＮ（図３参照）が形成され、この層間絶縁膜ＩＮの表面には、たとえば、ＩＴＯ（Indium Tin Oxide）からなる画素電極ＰＸが形成されている。

この画素電極ＰＸは、対向電極ＣＴに重畳され、複数の並設された線状の電極から構成されている。また、これら電極の端部は互いに共通接続され、その接続部の一部は、層間絶縁膜ＩＮおよび保護膜ＰＡＳに形成されたスルーホールＴＨを通して前記ソース電極ＳＴの引出部ＤＷに電気的に接続されている。

なお、画素電極ＰＸは、図中ｙ方向に二分する各画素領域において、その線状の電極の長手方向を異ならしめるように形成されている。これにより、異なる方向から画素を観察した場合に、色味が変化してしまうのを回避する構成としている。

なお、図示していないが、画素電極ＰＸを被って基板ＳＵＢ１の表面には、液晶の分子の初期配向方向を決定させる配向膜が形成されている。

上述した液晶表示装置は、いわゆる横電界方式と称されるものを例として挙げたが、これに限定されることはなく、縦電界方式と称されるものであってもよい。それらに用いられる薄膜トランジスタの構成に特に相異が生じることはないからである。

〈表示装置の製造方法〉
図４（ａ）ないし（ｆ）は、図２に示した表示装置の製造方法の一実施例を示し、特に、薄膜トランジスタＴＦＴの部分における製造方法を示している。

図４（ａ）ないし（ｆ）において、それぞれ、図中右側の図は平面図を、図中左側の図は右側の図のＳ−Ｓ線における断面図を示している。以下、工程順に説明する。

工程１（図４（ａ））
まず、基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にパターン化されたゲート信号線ＧＬを形成する。次に、基板ＳＵＢ１の表面にゲート信号線ＧＬをも被って絶縁膜ＧＩを形成する。前記絶縁膜ＧＩの上面の全域に半導体層ＳＣ、金属層ＭＬを順次形成し、該金属層ＭＬの上面の全域にフォトレジスト膜ＦＲＳを塗布する。

工程２（図４（ｂ））
前記フォトレジスト膜ＦＲＳを、ハーフ露光、現像を経ることによって、選択除去するともに、厚さの大きい部分と、厚さの小さな部分を形成する。この場合、現像を経たフォトレジスト膜ＦＲＳは、ドレイン電極ＤＴ（および接続部ＪＣ、ドレイン信号線ＤＬ）、およびソース電極ＳＴ（および引出部ＤＷ）の形成領域において膜厚を大きくしたフォトレジスト膜ＦＲＳ（図中符号ＦＲＳｃで示す）、ドレイン電極ＤＴおよびソース電極ＳＴの間であって前記ドレイン電極ＤＴとソース電極ＤＴの対応する端部を結ぶそれぞれの仮想線（図中点線で示す）よりも外側にはみ出るに至る領域において膜厚を小さくしたフォトレジスト膜ＦＲＳ（図中符号ＦＲＳｎで示す）を残存させるようにする。なお、フォトレジスト膜ＦＲＳｃのはみ出し量はたとえば０．５μｍ以上に設定されている。

なお、このような構成からなるフォトレジスト膜ＦＲＳｃ、ＦＲＳｎを形成するには、そのフォトマスクとして、たとえば図５（ａ）に示すようなパターンの遮光膜が形成されたものを用いればよい。図５（ａ）は、図４（ｂ）に示したフォトレジスト膜ＦＲＳのパターンに対応させて遮光膜を描いている。すなわち、ドレイン電極ＤＴおよび接続部ＪＣに対応する遮光膜ＳＨＤ１、ソース電極ＳＴおよび引出部ＤＷに対応する遮光膜ＳＨＤ２が形成されている。そして、ハーフ露光を行う領域において、遮光膜ＳＨＤ１および遮光膜ＳＨＤ２のそれぞれから所定距離分だけ離間されて遮光膜ＳＤＨ３が形成され、かつ該遮光膜ＳＤＨ３の両端は、それぞれ、遮光膜ＳＨＤ１、ＳＨＤ２よりも外方に突出する突出部ＰＲを有する形状となっている。これらの遮光膜ＳＨＤ１、ＳＨＤ２、ＳＨＧＤ３は、それぞれ露光を完全に遮光する膜で構成されている。

また、たとえば図５（ｂ）に示すように、ハーフ露光を行う領域において、遮光膜ＳＨＤ１および遮光膜ＳＨＤ２のそれぞれに接続され該遮光膜ＳＨＤ１、ＳＨＤ２よりも膜厚の薄い半透過遮光膜ＳＨＤ４を形成し、かつ該半透過遮光膜ＳＨＤ４の両端は、それぞれ、遮光膜ＳＨＤ１、ＳＨＤ２よりも外方に突出する突出部ＰＲを有する形状としてもよい。

なお、本発明では、前記フォトマスクの構成は限定されることはなく、ハーフ露光を行うことによって、フォトレジスト膜ＦＲＳを、ドレイン電極ＤＴおよびソース電極ＳＴの形成領域において膜厚を大きく、ドレイン電極ＤＴおよびソース電極ＳＴの間であってドレイン電極ＤＴとソース電極ＳＴの対応する端部を結ぶそれぞれの仮想線よりも外側にはみ出るに至る領域において膜厚を小さくして形成できればよい。

工程３（図４（ｃ））
残存されたフォトレジスト膜ＦＲＳｃ、ＦＲＳｎをマスクとし、金属層ＭＬ、半導体層ＳＣを一括エッチングする。

金属層ＭＬのエッチングによって、ドレイン信号線ＤＬ、接続部ＪＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、引出部ＤＷが形成されるが、この段階では、ドレイン電極ＤＴとソース電極ＳＴがチャネル領域上において互いに接続された状態のままとなっている。

また、半導体層ＳＣのエッチングによって、薄膜トランジスタＴＦＴの半導体層ＡＳ、ドレイン信号線ＤＬ等の下層に存在する半導体層ＡＳ'が形成される。

工程４（図４（ｄ））
フォトレジスト膜ＦＲＳｃ、ＦＲＳｎにアッシングを行い、フォトレジスト膜ＦＲＳｃの薄膜化を行うとともに、フォトレジスト膜ＦＲＳｎを除去する。除去されたフォトレジスト膜ＦＲＳｎの領域には金属層ＭＬが露出されるようになる。

工程５（図４（ｅ））
フォトレジストＦＲＳｃをマスクとして金属層ＭＬをエッチングする。これにより、ドレイン電極ＤＴとソース電極ＳＴの分離がなされ、ドレイン電極ＤＴとソース電極ＳＴの間には半導体層ＡＳが露出されるようになる。

工程６（図４（ｆ））
フォトジスＦＲＳｃを除去する。これにより、ドレイン電極ＤＴ、接続部ＪＣ、ドレイン信号線ＤＬ、ソース電極ＳＴ、および引出部ＤＷが露出される。

この場合、ドレイン電極ＤＴとソース電極ＳＴの間の半導体層ＡＳの前記ドレイン電極およびソース電極の対向辺と同方向の幅Ｗ１が、ドレイン電極ＤＴおよびソース電極ＳＴ下の半導体層ＡＳの前記方向の幅Ｗ２よりも大きく形成されるようになる。

さらに、ドレイン電極ＤＴおよびソース電極ＳＴの間に配置される半導体層ＡＳは、ドレイン電極ＤＴとソース電極ＳＴの前記方向側の対応する端部を結ぶそれぞれの仮想線（図中点線で示す）よりも外側にはみ出して形成されるようになる。

その後は、図３に示す保護膜ＰＡＳ、対向電極ＣＴ、画素電極ＰＸ等を形成することにより液晶表示装置のいわゆるＴＦＴ基板を形成することができる。

上述した実施例では、液晶表示装置を例に挙げて説明したものである。しかし、液晶表示装置に限定されることはなく、たとえば有機ＥＬ表示装置等の他の表示装置にも適用することができる。

本発明の表示装置に備えられる薄膜トランジスタの要部を示す平面図である。 本発明の表示装置の画素の構成の一実施例を示す平面図である。 図２のIII−III線における断面を示す図である。 本発明の表示装置の製造方法の一実施例を示すａ−ｄの工程図である。 図４ａ−ｄに図示の表示装置の製造方法のｅ−ｆの工程図である。 本発明の表示装置の製造方法に用いられるフォトマスクの実施例を示す説明図である。

符号の説明

ＳＵＢ１……基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＴＦＴ……薄膜トランジスタ、ＡＳ、ＡＳ'、ＳＣ……半導体層、ＪＣ……接続部、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＤＷ……引出部、ＣＴ……対向電極、ＨＬ……孔（対向電極に形成された孔）、ＰＸ……画素電極、ＴＨ……スルーホール、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＩＮ……層間絶縁膜、ＦＲＳ、ＦＲＳｃ、ＦＲＣｎ……フォトレジスト膜、ＭＬ……金属層、ＳＨＤ１〜ＳＨＤ４……遮光膜、ＰＲ……突出部。

Claims (10)

1. 半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタを備える表示装置の製造方法であって、
   半導体層および金属層を順次形成する工程と、
   前記金属層上に形成されたフォトレジスト膜を、ハーフ露光を用いて、前記ドレイン電極およびソース電極の形成領域において第１の膜厚で形成し、前記ドレイン電極およびソース電極の間であって前記ドレイン電極とソース電極の対応する端部を結ぶそれぞれの仮想線よりも外側にはみ出るに至る領域において前記第１の膜厚よりも小さい第２の膜厚で残存させて形成するフォトレジスト膜形成工程と、
   前記フォトレジスト膜をマスクとして前記金属層および半導体層を順次エッチングする第１のエッチング工程と、
   アッシングを用いて、前記フォトレジスト膜のうち膜厚の小さいフォトレジスト膜を除去し、前記ドレイン電極およびソース電極の形成領域上のフォトレジスト膜を残存させる工程と、
   前記ドレイン電極およびソース電極の形成領域上のフォトレジスト膜をマスクとして前記金属層をエッチングする第２のエッチング工程と、を備え、
   前記フォトレジスト膜形成工程は、前記ドレイン電極およびソース電極の間の全域に亘って、前記第２の膜厚の前記フォトレジスト膜に前記仮想線よりも外側にはみ出る突出部を形成し、
   前記第１のエッチング工程は、前記ドレイン電極およびソース電極の間の全域に亘って、前記半導体層に、前記ドレイン電極およびソース電極の形成領域下の前記半導体層における前記薄膜トランジスタのチャネル幅方向の端部よりも外方に突出する突出領域を形成することを特徴とする表示装置の製造方法。
2. 前記突出部は略矩形形状であり、
   前記膜厚が小さいフォトレスト膜の領域は、前記ドレイン電極およびソース電極の形成領域のそれぞれの対向辺と一対の前記仮想線とで囲まれる矩形状の領域と、前記矩形状の領域の両端に配置される前記一対の突出部とからなることを特徴とする請求項１に記載の表示装置の製造方法。
3. 前記ドレイン電極およびソース電極は、それらの対向辺が直線であることを特徴とする請求項１又は２に記載の表示装置の製造方法。
4. 前記ドレイン電極およびソース電極は、それらの対向辺の長さが等しいことを特徴とする請求項３に記載の表示装置の製造方法。
5. 前記ドレイン電極およびソース電極は、それらの対向辺の長さが異なることを特徴とする請求項３に記載の表示装置の製造方法。
6. 半導体層上に対向配置されたドレイン電極およびソース電極が形成されるボトムゲート型の薄膜トランジスタを備える表示装置であって、
   前記薄膜トランジスタは、
   前記ドレイン電極とソース電極の前記方向側の対応する端部を結ぶそれぞれの前記ドレイン電極およびソース電極の間に配置される半導体層の前記ドレイン電極およびソース電極の対向辺と同方向の第１の幅が、前記ドレイン電極およびソース電極下の半導体層の前記方向の第２の幅よりも大きく形成されると共に、
   前記ドレイン電極およびソース電極の間に配置される半導体層は、前記ドレイン電極とソース電極の前記方向側の対応する端部を結ぶそれぞれの仮想線よりも外側にはみ出して形成され、且つ、前記ドレイン電極およびソース電極下の半導体層における前記第２の幅の方向の端部よりも外方に突出する突出領域を有し、
   前記突出領域は、前記ドレイン電極およびソース電極の間の全域に亘って形成されていることを特徴とする表示装置。
7. 前記突出領域は略台形形状であり、
   前記ドレイン電極およびソース電極の間に配置される半導体層は、前記ドレイン電極およびソース電極のそれぞれの対向辺と一対の前記仮想線とで囲まれる矩形状の領域と、前記矩形状の領域の両端に配置される前記一対の突出領域とからなることを特徴とする請求項６に記載の表示装置。
8. 前記ドレイン電極およびソース電極は、それらの対向辺が直線であることを特徴とする請求項６又は７に記載の表示装置。
9. 前記ドレイン電極およびソース電極は、それらの対向辺の長さが等しいことを特徴とする請求項８に記載の表示装置。
10. 前記ドレイン電極およびソース電極は、それらの対向辺の長さが異なることを特徴とする請求項８に記載の表示装置。

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