KR20090034579A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그의 제조 방법 Download PDF

Info

Publication number
KR20090034579A
KR20090034579A KR1020070099888A KR20070099888A KR20090034579A KR 20090034579 A KR20090034579 A KR 20090034579A KR 1020070099888 A KR1020070099888 A KR 1020070099888A KR 20070099888 A KR20070099888 A KR 20070099888A KR 20090034579 A KR20090034579 A KR 20090034579A
Authority
KR
South Korea
Prior art keywords
light blocking
blocking member
line
forming
signal line
Prior art date
Application number
KR1020070099888A
Other languages
English (en)
Other versions
KR101383703B1 (ko
Inventor
최승하
오민석
박정민
정두희
이희국
김상갑
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070099888A priority Critical patent/KR101383703B1/ko
Priority to US12/220,145 priority patent/US8004636B2/en
Publication of KR20090034579A publication Critical patent/KR20090034579A/ko
Priority to US13/179,436 priority patent/US8203674B2/en
Application granted granted Critical
Publication of KR101383703B1 publication Critical patent/KR101383703B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133512—Light shielding layers, e.g. black matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element

Abstract

본 발명은 표시 장치 및 그의 제조 방법에 관한 것으로서, 기판 위에 형성되어 있는 제1 신호선, 제1 신호선과 교차하고 있으며 절연되어 있는 제2 신호선, 제1 내지 제3 단자를 가지며, 제1 신호선과 상기 제2 신호선에 각각 제1 단자와 제2 단자가 연결되어 있는 스위칭 소자, 스위칭 소자의 제3 단자에 연결되어 있는 화소 전극, 제2 신호선을 중심으로 양쪽에 형성되어 있고, 제2 신호선과 부분적으로 중첩하고 있으며, 제2 신호선을 따라 뻗어 있는 제1 차광 부재와 제2 차광 부재를 포함하며, 제1 차광 부재와 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만이다. 본 발명에 따르면 표시 장치의 빛샘 현상을 방지하고, 투과율 및 개구율을 향상하여 표시 장치의 색 재현성을 향상할 수 있다.
광마스크, 감광막, 게이트선, 데이터선

Description

박막 트랜지스터 표시판 및 그의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURUNG METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 게이트선과 데이터선의 중첩에 의해 형성되는 커패시터를 최소화하고, 개구율 향상 및 빛샘 현상을 방지하기 위한 표시 장치의 제조 방법에 관한 것이다.
본 발명은 표시 장치 및 그의 제조 방법에 관한 것입니다.
평판 표시 장치 중 대표적인 액정 표시 장치(liquid crystal display, LCD)는 전극이 형성되어 있는 두 장의 유리 기판과 두 전극 사이에 삽입되어 있는 액정층을 포함한다. 이 중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고, 다른 표시판에는 빛을 차단하는 차광 부재와 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다.
액정 표시 장치는 전계 생성 전극과 이에 연결된 박막 트랜지스터를 포함하며 행렬의 형태로 배열되어 있는 복수의 화소와 이에 신호를 전달하는 복수의 신호선을 포함한다. 신호선에는 주사 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등이 있으며, 각 화소는 전계 생성 전극과 박막 트랜지스터 외에도 색상을 표시하기 위한 색필터를 포함한다.
게이트 전극을 포함하는 게이트선, 소스 및 드레인 전극을 포함하는 데이터선, 화소 전극 및 박막 트랜지스터는 두 표시판 중 한쪽에 배치되어 있으며 이 표시판을 통상 박막 트랜지스터 표시판이라 한다. 다른 표시판에는 공통 전극 및 차광부재 따위가 구비되어 있는 것이 일반적이며 이 표시판은 통상 공통 전극 표시판이라 한다. 여기서, 차광부재는 다수의 개구부를 가지는데, 두 표시판을 결합할 때, 개구부와 화소 전극이 마주보도록 올바르게 정렬하지 않으면 빛샘 현상이 발생하여 표시 장치에 세로줄 또는 가로줄이 생겨 화질이 저하된다.
종래에는 이러한 빛샘 현상을 방지하기 위해 오정렬 마진(mis-align margin)까지 고려하여 이웃하는 화소 사이를 구획하는 차광 부재의 면적을 충분히 넓게 형성한다. 이로 인해, 표시 장치의 개구율 및 투과율이 감소한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 표시 장치의 빛샘 현상을 방지함과 동시에 개구율 및 투과율을 향상하여 화질을 향상하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
기판, 상기 기판 위에 형성되어 있는 제1 신호선, 상기 제1 신호선과 교차 하고 있으며 절연되어 있는 제2 신호선, 제1 내지 제3 단자를 가지며, 상기 제1 신호선과 상기 제2 신호선에 각각 제1 단자와 제2 단자가 연결되어 있는 스위칭 소자, 상기 스위칭 소자의 상기 제3 단자에 연결되어 있는 화소 전극, 상기 제2 신호선을 중심으로 양쪽에 형성되어 있고, 상기 제2 신호선과 부분적으로 중첩하고 있으며, 상기 제2 신호선을 따라 뻗어 있는 제1 차광 부재와 제2 차광 부재를 포함하며, 상기 제1 차광 부재와 상기 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만이다.
상기 제1 차광 부재와 상기 제2 차광 부재는 2.5㎛ 내지 5㎛의 폭을 가지며, 상기 제1 차광 부재와 상기 제2 차광 부재가 상기 제2 신호선과 중첩하는 폭은 각각 1.25㎛ 내지 2.5㎛일 수 있다.
상기 제1 차광 부재와 상기 제2 차광 부재의 상기 제2 신호선을 벗어나 있는 부분의 폭은 1.25㎛ 내지 2.5㎛이고, 상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결할 수 있다.
상기 스위칭 소자 위에 형성되어 있는 제1 보호막, 상기 제1 보호막 위에 형성되어 있는 색필터, 상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고, 상기 화소 전극은 상기 제2 보호막 위에 놓여 있을 수 있다.
상기 제1 차광 부재와 상기 제2 차광 부재가 상기 제2 신호선과 중첩하는 폭은 각각 1.25㎛ 내지 2.5㎛일 수 있고, 상기 제1 차광 부재와 상기 제2 차광 부 재의 상기 제2 신호선을 벗어나 있는 부분의 폭은 1.25㎛ 내지 2.5㎛일 수 있다.
상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결할 수 있다.
상기 스위칭 소자 위에 형성되어 있는 제1 보호막, 상기 제1 보호막 위에 형성되어 있는 색필터, 상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고, 상기 화소 전극은 상기 제2 보호막 위에 놓여 있을 수 있다.
상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결할 수 있다.
상기 스위칭 소자 위에 형성되어 있는 제1 보호막, 상기 제1 보호막 위에 형성되어 있는 색필터, 상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고, 상기 화소 전극은 상기 제2 보호막 위에 놓여 있을 수 있다.
본 발명의 제조 방법은 기판 위에 금속층을 형성하는 단계, 상기 금속층 위에 감광막을 도포하는 단계, 상기 감광막을 소정의 광마스크를 통하여 노광 및 현상하여 제1 부분, 상기 제1 부분보다 두께가 얇은 제2 부분, 상기 제2 부분보다 두께가 얇은 제3 부분을 포함하는 1차 감광막 패턴을 형성하는 단계, 상기 1차 감광막 패턴을 에치백(etch-back)하여 상기 제3 부분 및 상기 제2 부분을 제거함으로써 그 아래의 상기 금속층을 노출하는 2차 감광막 패턴을 형성하는 단계, 상기 2차 감광막 패턴을 식각 마스크로 삼아 상기 금속층을 식각하여 소정의 간격을 사이에 두고 나란하게 형성되어 있는 제1 차광 부재와 제2 차광 부재를 형성하는 단계를 포함한다.
상기 2차 감광막 패턴에 의해 덮이지 않고 노출되는 상기 금속층의 부분 중 상기 1차 감광막 패턴의 제2 부분이 제거되어 노출된 부분의 폭은 1㎛ 이상 4㎛ 미만일 수 있다.
상기 1차 감광막 패턴을 형성하는 단계에서 사용하는 소정의 광마스크는 차광 영역, 투광 영역 및 반투과 영역을 포함하며, 상기 반투과 영역은 제1 슬릿 영역과 제2 슬릿 영역을 포함하고, 상기 제1 슬릿 영역은 슬릿의 폭이 일정하고, 상기 제2 슬릿 영역은 슬릿의 폭이 상기 차광 영역으로부터 멀어질수록 넓어질 수 있다.
상기 제1 차광 부재와 상기 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만이고, 상기 제1 차광 부재와 상기 제2 차광 부재는 2.5㎛ 내지 5㎛의 폭을 가질 수 있다.
상기 제1 차광 부재와 상기 제2 차광 부재 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계, 상기 데이터선 위에 제2 절연막을 형성하는 단계, 상기 제2 절연막 위에 색필터를 형성하는 단계를 더 포함할 수 있다.
기판 위에 금속층을 형성하는 단계, 상기 금속층 위에 감광막을 도포하는 단계, 상기 감광막을 소정의 광마스크를 통하여 노광 및 현상하여 제1 부분, 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하고, 상기 금속층을 부분적으로 노출하는 1차 감광막 패턴을 형성하는 단계, 상기 1차 감광막 패턴을 에치백하여 상기 제2 부분을 제거함으로써 그 아래의 상기 금속층을 추가로 노출하는 2차 감광막 패턴을 형성하는 단계, 상기 2차 감광막 패턴을 식각 마스크로 삼아 상기 금속층을 식각하여 소정의 간격을 사이에 두고 나란하게 형성되어 있는 제1 차광 부재와 제2 차광 부재 및 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계, 상기 데이터선 위에 제1 보호막을 형성하는 단계, 상기 보호막 위에 색필터를 형성하는 단계, 상기 색필터 위에 제2 보호막을 형성하는 단계, 상기 제2 보호막 위에 화소 전극을 형성하는 단계를 포함한다.
본 발명과 같이 하나의 데이터선의 양 가장자리에 각각 위치하는 하부 차광 부재를 형성함으로써 데이터선 주변에서 발생하는 빛샘을 방지하여 화질을 향상할 수 있다.
또한, 상부 차광 부재의 크기를 줄여 개구율 및 투과율을 향상시키고, 원가를 절감할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1에 도시한 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 1의 II-II선과 III-III선을 따라 자른 단면도이다.
먼저, 박막 트랜지스터 표시판(100)에 대하여 설명한다.
도 1 내지 도 3에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 게이트 신호를 전달하며, 주로 가로 방향으로 뻗은 줄기선(121a, 121b)과 이로부터 수직하게 뻗어 있고 상하로 이웃하는 줄기선(121a, 121b) 사이를 연결하며 데이터선(171) 주변의 빛샘을 방지하는 하부 차광 부재(121c, 121d)을 포함한다. 게이트선(121)은 복수의 게이트 전극(124)을 포함하며, 각 게이트선(121)은 다른 층 또는 외부의 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 여기서, 하부 차광 부재(121c, 121d)는 2.5㎛ 내지 5㎛의 폭을 갖는 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 비정질 규소 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 그러나 반도체는 돌출부(154)에 해당하는 부분만 섬형으로 형성할 수도 있다.
반도체(151) 위에는 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 또는 다결정 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터선(171)은 2.5㎛ 내지 9㎛의 폭을 가질 수 있다. 이러한 데이터선(171)의 양쪽 가장자리는 하부 차광 부재(121c, 121d)과 중첩한다.
여기서, 하부 차광 부재(121c, 121d)는 막대 모양으로 형성되어 데이터선(171)의 양쪽에 배치되어 있고, 하부 차광 부재(121c, 121d)의 가장자리와 데이 터선(171)의 양쪽 가장자리가 중첩되어 있어서 데이터선(171) 주변으로 빛이 새는 것을 방지한다. 하부 차광 부재(121c, 121d)의 모양은 데이터선(171)이나 화소 전극(191)의 모양 등에 따라 다양하게 변형될 수 있다. 예를 들어, 데이터선(171)이 꺾인 구조인 경우에는 하부 차광 부재(121c, 121d)도 데이터선(171)을 따라 꺾인 구조로 형성될 수 있고, 데이터선(171)과 인접한 화소 전극(191)의 변이 요철을 가지는 경우에는 화소 전극(191)의 요철변에 인접하는 하부 차광 부재(121c, 121d)의 변도 그 요철을 따라 요철을 이루도록 형성될 수 있다.
이때, 하나의 데이터선(171) 양 가장자리에 각각 위치하는 하부 차광 부재(121c, 121d)는 1.5㎛ 내지 4㎛의 간격으로 서로 이격되어 있으며, 1.25㎛ 내지 2.5㎛ 폭만큼 데이터선(171)의 가장자리와 중첩하는 것이 바람직하다.
일반적으로 데이터선(171)이 갖는 저항과 데이터선(171)과 하부 차광 부재(121c, 121d)의 중첩으로 인해 형성되는 기생용량(Cgd)의 곱에 의해 결정되는 시정수만큼 신호 지연이 생긴다. 여기서, 기생용량(Cgd)은 데이터선(171)과 하부 차광 부재(121c, 121d)가 중첩하는 영역이 클수록 커진다. 한편, 기생용량을 줄이기 위해 데이터선(171)과 하부 차광 부재(121c, 121d)가 중첩하는 영역을 지나치게 작게 형성할 경우에는 배선 간에 오정렬(mis-align)이 발생했을 때, 데이터선(171)과 하부 차광 부재(121c, 121d) 사이에 틈이 발생하여 빛샘이 발생할 수 있다.
본 발명에 따르면, 하부 차광 부재(121c, 121d)가 데이터선(171)의 양쪽 가장자리와 1.25㎛ 내지 2.5㎛의 폭으로 중첩하고 있어 기생용량(Cgd)을 최소화하여 신호 지연을 방지함과 동시에 배선간의 오정렬이 발생하더라도 빛샘이 발생하는 것 을 방지할 수 있다.
또한, 하부 차광 부재(121c, 121d)는 1.25㎛ 내지 2.5㎛의 폭으로 데이터선(171)을 벗어나 있는 부분을 포함하는데, 이 부분은 데이터선(171) 주변의 빛샘을 방지하는 역할을 한다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(151, 154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 위에는 하부 보호막(801)이 형성될 수도 있다.
하부 보호막(801)은 감광성 특성을 가지는 유기 물질 또는 플라즈마 화학 기상 증착(PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 또는 무기 물질인 질화규소(SiNx) 따위로 이루어진다. 하부 보호막(801)은 반도체(151) 내로 외부 물질이 침투하는 것을 방지한다.
하부 보호막(801) 위에는 색필터(230)가 형성되어 있다.
색필터(230)는 데이터선(171)에 의해 구획되는 화소 열을 따라 데이터선(171)과 나란한 방향으로 길게 뻗어 있는 적색, 녹색 및 청색 색필터(230)를 포함하며, 적색, 녹색 및 청색 색필터(230)가 교대로 나타나도록 배치되어 있다. 투명한 유기 물질 등으로 이루어진 백색 색필터가 적색, 녹색 및 청색 색필터와 함께 형성될 수도 있다.
색필터(230)는 외부 회로와 접합하는 게이트선(121)의 끝부분(129) 또는 데 이터선(171)의 끝부분(179)에는 형성하지 않는다. 그리고 색필터(230)의 가장자리는 데이터선(171) 상부에서 중첩되어 있다. 이처럼 가장자리에서 중첩하는 색필터(230)는 화소 영역 사이에서 빛의 누설을 차단하는 기능을 한다.
색필터(230) 위에는 상부 보호막(802)이 형성되어 있다.
상부 보호막(802)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 187)이 형성되어 있으며, 상부 보호막(802)과 하부 보호막(801) 및 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
상부 보호막(802) 위에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 복수의 화소 전극(pixel electrode)(191) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이때, 상부 보호막(802)은 색필터(230)의 안료가 액정층(3)으로 유입되는 것을 방지한다.
화소 전극(191)은 접촉 구멍(187)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다.
이상에서는 하부 차광 부재(121c, 121d)가 게이트선(121)의 두 줄기선(121a, 121b)을 연결하는 역할을 겸하는 경우를 예시하였으나, 하부 차광 부재(121c, 121d)는 단일한 게이트선(121)에서 뻗어 나온 가지의 형태일 수도 있고, 또는 게이트선(121)과 분리되어 부유 상태에 있을 수도 있다. 또는 게이트선(121) 과는 별개인 배선, 예를 들어 유지 전극선의 일부일 수도 있다.
다음으로, 공통 전극 표시판(200)에 대하여 설명한다.
도 2에 도시한 바와 같이, 절연 기판(210) 위에는 공통 전극(270)이 형성되어 있고, 공통 전극(270) 위에는 상부 차광 부재(220)가 형성되어 있다.
그러나 상부 차광 부재(220) 위에 공통 전극(270)이 형성되어 있을 수 있으며, 상부 차광 부재(220) 및 공통 전극(270)과 절연 기판(210) 사이에 표면이 평탄한 덮개막(over coat)(도시하지 않음)이 형성되어 있을 수도 있다.
이와 같은 공통 전극 표시판(200)은 박막 트랜지스터 표시판(100)과 서로 마주하고 있으며, 공통 전극 표시판(200)의 공통 전극(270)은 박막 트랜지스터 표시판(100)의 화소 전극(191)과 마주한다. 이러한 두 표시판(100, 200) 사이에는 액정 분자를 포함하는 액정층(3)이 존재한다.
서로 마주하는 공통 전극(270)과 화소 전극(191)은 함께 전기장을 생성함으로써 두 표시판(100, 200) 사이의 액정층(3)의 액정 분자들의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 편광이 달라진다.
액정 표시 장치의 개구율 향상을 위하여는 상부 차광 부재(220)의 폭을 최소화하여야 하는데, 이 때 상부 차광 부재(220)의 폭이 감소하면, 두 표시판(100, 200)의 정렬 오차로 인하여 빛샘이 발생할 수 있다. 본 발명에서는 이러한 불량을 방지하기 위한 공정 마진(margin)을 마련하고 색 재현성 불량을 감소시키기 위하여 게이트 금속을 데이터선(171) 하부에 형성하여 차광 부재 역할을 하도록 한다. 이 를 위해서는 게이트선(121)의 일부인 하부 차광 부재(121c, 121d)를 데이터선 하부에 배치하여 차광 역할을 수행해야 한다. 그러나 하부 차광 부재(121c, 121d)가 게이트선(121)의 일부인 경우, 데이터선(171)과 중첩하는 영역이 증가하여 Cgd가 커져서 신호 지연(RC delay)이 증가하는 큰 문제가 발생한다. 따라서 이 Cgd를 최소화 하기 위하여 하부 차광 부재(121c, 121d) 두 줄로 분리된 형태로 형성하여 데이터선(171)과 중첩하는 부분을 최소화 할 필요가 있다. 이 때, 차광 부재로써의 역할, 고 개구율 구조 실현 및 오정렬 마진(miss align margin) 등을 고려할 때, 두 하부 차광 부재(121c, 121d) 사이의 간격은 하부 차광 부재(121c, 121d)를 형성하기 위한 감광막 패턴의 간격을 기준으로 할 때, 최대 3㎛ 정도가 되어야 한다(습식 식각의 스큐(skew)를 양측에서 0.5㎛씩으로 가정). 두 하부 차광 부재(121c, 121d) 사이의 간격이 넓어 질수록 투과율의 저하 및 오정렬 마진 문제로 인한 빛샘과 같은 불량이 발생되기 때문에 고 개구율 구조의 COA(color filter on array) 소자를 구현하기 위해서는 두 하부 차광 부재(121c, 121d) 사이의 간격을 가능한 한 줄이는 방법이 필수적이다. 본 발명은 이를 실현하기 위한 방법을 제시한다.
그러면 도 4 내지 도 20을 참조하여 도 1 내지 도 3에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 방법을 설명한다.
도 4 및 도 5는 도 2 및 도 3에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하여 형성하는 중간 단계에 대한 도면이고, 도 6 및 도 7은 각 도 4 및 도 5에 도시한 박막 트랜지스터 표시판 형성 공정에 대한 다른 공정의 실시예를 도시한 도면이고, 도 8 및 도 9는 도 4 및 도 5의 다음 단계에서의 박 막 트랜지스터 표시판을 도시한 도면이고, 도 10 및 도 11은 도 8 및 도 9의 다음 단계에서 박막 트랜지스터 표시판을 도시한 도면이고, 도 12는 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 중간 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 13은 도 12에 도시한 박막 트랜지스터 표시판을 XIII-XIII선을 따라 자른 단면도이고, 도 14는 도 12에 도시한 박막 트랜지스터 표시판을 XIV-XIV선을 따라 자른 단면도이고, 도 15는 도 12에 도시한 박막 트랜지스터 표시판의 다음 단계에 대한 배치도이고, 도 16은 도15에 도시한 박막 트랜지스터 표시판을 XVI-XVI선을 따라 자른 단면도이고, 도 17은 도 15에 도시한 박막 트랜지스터 표시판을 XVII-XVII선을 따라 자른 단면도이고, 도 18은 도15에 도시한 박막 트랜지스터 표시판의 다음 단계에 대한 배치도이고, 도 19는 도 18에 도시한 박막 트랜지스터 표시판을 XIX-XIX선을 따라 자른 단면도이고, 도 20은 도 18에 도시한 박막 트랜지스터 표시판을 XX-XX선을 따라 자른 단면도이다.
도 4 및 도 5를 참고하면, 유리 또는 투명한 기판으로 이루어져 있는 절연 기판(110) 위에 금속층(120)을 형성하고, 금속층(120) 위에 감광막(60)을 형성한다.
그 다음, 감광막(60) 위에 광 마스크(40)를 정렬한다.
광 마스크(40)는 투명한 기판(41)과 그 위의 불투명한 광 차단층(42)을 포함하며, 차광 영역(BA), 투광 영역(TA), 제1 슬릿 영역(SA1) 및 제2 슬릿 영역(SA2)으로 나누어진다.
광 차단층(42)은 차광 영역(BA)과 제1 슬릿 영역(SA1) 및 제2 슬릿 영 역(SA2)에 존재하고, 투광 영역(TA)에는 전혀 없다.
광 차단층(42)은 차광 영역(BA) 전체에 존재하며, 제1 반투과 영역(SA1)에서는 슬릿들의 폭이 소정 값으로 일정하고, 제2 반투과 영역(SA2)에서는 폭이 변하는 슬릿(slit)이 복수 개 포함되어 있다.
그리고 제2 슬릿 영역(SA2)은 차광 영역(BA)과 제1 슬릿 영역(SA1) 사이 및 차광 영역(BA)과 투광 영역(TA) 사이에 존재한다. 이때, 제2 슬릿 영역(SA2)의 슬릿 폭은 제1 슬릿 영역(SA1) 또는 투광 영역(TA)에 근접할수록 점점 넓어지고, 차광 영역(BA)에 근접할수록 점점 좁아진다.
이러한 광 마스크(40)를 통과하여 감광막(60)에 빛을 조사한 후, 현상하면 일정 강도 이상의 빛에 노출된 감광막(60) 부분이 없어진다. 구체적으로, 감광막(60)에서 차광 영역(BA)과 마주보는 부분은 그대로 남고, 투광 영역(TA)과 마주보는 부분은 모두 없어진다. 그리고 제2 슬릿 영역(SA2)과 마주보는 감광막(60)은 차광 영역(BA)과 마주보는 부분을 정점으로 제1 슬릿 영역(SA1) 및 투광 영역(TA)과 마주 보는 부분의 표면에 도달하기 전까지 두께가 점점 줄어든다. 도면에서 빗금친 부분(61)은 현상 후 없어지는 감광막(60) 부분을 나타내고, 그 외의 부분(62)은 현상 후 남는 감광막(60) 부분을 나타낸다.
그러나 이러한 감광막(60)의 노광 공정에서 제1 및 제2 슬릿 영역(SA1, SA2)의 광 차단층(42)은 도 6 및 도 7에 도시한 바와 같은 반투과 영역(HA)으로 대체하여 진행할 수도 있다. 반투과 영역(HA)의 광 차단층(42)은 차광 영역(BA)의 감광막(62) 두께보다 얇게 형성되어 있고, 이 부분을 통과하는 빛의 양은 차광 영 역(BA)을 통과하는 빛의 양보다 많고, 투광 영역(TA)을 통과하는 빛의 양보다 적다. 그리고 이러한 반투과 영역(HA)의 광 차단층(42)은 크롬 등의 금속(metal)으로 이루어질 수 있다.
또는, 제1 슬릿 영역(SA1)과 제2 슬릿 영역(SA2)을 구분하여 형성하는 대신, 단순히 두 차광 영역(BA) 사이에 노광기의 분해능보다 작은 폭으로 단일한 슬릿 모양의 투광 영역(TA)을 형성함으로써 빛을 일부만 투과하는 영역을 형성할 수도 있다.
도면에서 빗금친 부분(61)은 현상 후 없어지는 감광막 부분을 나타내고, 그 외의 부분(62)은 현상 후 남는 감광막 부분을 나타낸다.
그 다음, 이와 같은 공정이 끝나면, 도 8 및 도 9에 도시한 바와 같이, 제1 슬릿 영역(SA1)에 대응하는 감광막(62) 부분이 제거되어 금속층(120)이 노출될 때까지 감광막(62)을 애싱(ashing)하여 에치백(etch-back)한다. 여기서, 에치백에 의해 감광막(62)이 제거되어 노출되는 금속층(120)의 폭은 4㎛ 미만으로 형성할 수 있는데 이는 노광기의 분해능보다 작은 크기이다. 즉, 노광기의 분해능을 고려할 때 통상의 방법으로는 형성할 수 없는 패턴 간격을 슬릿 또는 반투과 영역을 이용하는 노광 방법(이하 '하프톤(half-tone) 노광 방법'이라 한다.)과 감광막 에치백 방법을 사용함으로써 형성할 수 있게 된 것이다. 이러한 방법을 사용하면 감광막(62) 사이로 노출되는 금속층(120)의 폭을 약 1㎛ 정도까지 형성할 수 있으나, 본 실시예에서는 약 1.5㎛로 형성한다. 또한, 하부 차광 부재(121c, 121d)가 형성될 부분에 남는 감광막(62)의 폭도 노광기의 분해능보다 작은 크기인 4㎛ 미만으로 형성할 수 있다. 하부 차광 부재(121c, 121d)가 형성될 부분에 남는 감광막(62)의 폭은 개구율과 빛샘의 정도 등을 고려하여 조정할 수 있으나 본 실시예에서는 약 3.5㎛로 형성한다.
이어, 도 10 및 도 11에 도시한 바와 같이, 에치백을 통해 두께가 줄어든 감광막(62)을 마스크로 삼아 노출되어 있는 금속층(120)을 제거한다. 금속층(120)의 식각은 습식 식각을 사용할 수 있으며, 이 경우에는 습식 식각의 등방성으로 인해 감광막(62)으로 가려진 금속층(120)도 일부 식각되어 감광막(62)의 폭보다 좁게 하부 차광 부재(121c, 121d)를 포함하는 게이트선(121)이 형성된다. 이처럼 습식 식각시 감광막의 폭보다 본 패턴의 폭이 좁아지는 경우 그 차이를 습식 식각 스큐(skew)라 하는데, 습식 식각 스큐는 식각 시간 등 식각 조건을 변경함으로써 조정할 수 있으나, 어느 정도의 스큐 발생은 피할 수 없으며 본 실시예에서는 하부 차광 부재(121c, 121d)의 양쪽 변에서 총 약 0.5㎛의 스큐가 발생하는 조건을 사용한다. 따라서, 하부 차광 부재(121c, 121d)의 폭은 약 3㎛로 형성되고, 이들 하부 차광 부재(121c, 121d) 사이의 간격은 약 2㎛ 정도로 형성할 수 있다. 건식 식각을 사용하는 경우에는 스큐가 거의 발생하지 않으므로 두 하부 차광 부재(121c, 121d) 사이의 간격을 약 1.5㎛ 정도로 형성할 수 있다.
다음, 도 12 내지 도 14에 도시한 바와 같이, 줄기선(121a, 121b), 하부 차광 부재(121c, 121d) 및 게이트 전극(124)을 포함하는 게이트선(121) 위에 남아 있는 감광막(62)을 제거한다.
아래에 도시된 [표 1]은 노광 및 현상 공정을 마친 후 제1 슬릿 영역(SA1) 또는 반투과 영역(HA)과 마주하는 감광막(62)이 2,000Å 내지 4,000Å 정도의 두께(T)를 가지도록 형성하고, 에치백 공정을 마친 다음의 감광막(62)의 폭과 이러한 감광막(62)을 식각 마스크로 이용하여 형성한 하부 차광 부재(121c, 121d)의 폭 및 하부 차광 부재(121c, 121d) 사이의 간격을 나타낸다. 여기서, 감광막(62)의 폭은 하부 차광 부재(121c, 121d)가 형성될 영역에 존재하는 감광막(62)의 폭이다. 도 22는 [표 1]의 결과를 보여주는 전자현미경 사진이다.
[표 1]
Figure 112007071378580-PAT00001
[표 1]에 따르면, 제1 슬릿 영역(SA1) 또는 반투과 영역(HA)과 마주하는 감광막(62)이 2,000Å 내지 4,000Å 정도의 두께(T)를 가질 때, 감광막(62)을 35초 동안 습식 식각 할 경우, 서로 이웃하는 감광막(62)은 4.163㎛의 폭을 가지고, 서로 이웃하는 감광막(62) 사이의 이격된 거리는 1.134㎛이다. 이러한 감광막(62)을 마스크로 삼아 금속층(120)을 식각함으로써 형성되는 서로 이웃하는 하부 차광 부재(121c, 121d)은 각각 3.432㎛의 폭을 가지며, 2.006㎛의 간격으로 서로 떨어져 평행하게 형성된다.
그리고 제1 슬릿 영역(SA1) 또는 반투과 영역(HA)과 마주하는 감광막(62)이 2,000Å 내지 4,000Å 정도의 두께(T)를 가질 때, 감광막(62)을 45초 동안 습식 식각 할 경우, 서로 이웃하는 감광막(62)은 4.115㎛의 폭을 가지고, 서로 이웃하는 감광막(62) 사이의 거리는 1.247㎛이다. 이러한 감광막(62)을 마스크로 삼아 금속층(120)을 식각함으로써 형성되는 서로 이웃하는 하부 차광 부재(121c, 121d)는 각각 2.944㎛의 폭을 가지며, 2.400㎛의 간격으로 서로 떨어져 평행하게 형성된다.
상술한 바에 의하면 본 발명에서 감광막(60)을 노광, 현상 및 식각함으로써 형성된 하부 차광 부재(121c, 121d)의 사이 간격은 3㎛이하로 될 수 있음을 알 수 있다. 즉, 기존에 4㎛이상으로 형성된 배선 사이의 거리를 본 발명에서는 4㎛미만으로 형성할 수 있다. 이와 같이, 두 하부 차광 부재(121c, 121d) 사이의 폭을 줄임으로써 박막 사이의 오정렬(misalign)이 발생하더라도 데이터선(171)과 하부 차광 부재(121c, 121d) 사이에 틈이 발생하여 빛샘이 유발되는 것을 방지할 수 있으며, 동시에 하부 차광 부재(121c, 121d)를 노광기의 분해능보다 미세하게 형성할 수 있어서 개구율을 향상할 수 있다.
다음, 도 15 내지 도 17에 도시한 바와 같이, 데이터층, 도핑된 비정질 규소층 및 진성 비정질 규소층을 도포하고, 비정질 규소층 위에 감광막을 형성하고 이를 마스크로 삼아 데이터층, 도핑된 비정질 규소층 및 진성 비정질 규소층을 패터닝하여 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)을 갖는 데이터선(171), 저항성 접촉 부재(163, 165) 및 반도체(151)를 형성한다.
이때, 데이터선(171)은 가장자리 부분에서 하부 차광 부재(121c, 121d)와 중첩하여 커패시터(Cgd)를 형성한다. 이 커패시터(Cgd)는 데이터선(171)과 하부 차광 부재(121c, 121d)가 중첩하는 영역이 클수록 커지는데, 이것은 표시 장치의 신호를 지연시킬 수 있다.
그러나 본 발명에서는 1.5㎛ 내지 4㎛의 간격으로 서로 이격되어 있는 두 하부 차광 부재(121c, 121d)가 데이터선(171)의 양 가장자리 부분과 1.25㎛ 내지 2.5㎛ 폭만큼 중첩하므로 데이터선(171)과 하부 차광 부재(121c, 121d)의 중첩으로 인해 생기는 기생용량(Cgd)을 최소화하여 신호 지연을 방지함과 동시에 배선간의 오정렬이 발생하더라도 빛샘이 발생하는 것을 방지할 수 있다. 따라서, 기생용량(Cgd)로 인해 발생하는 표시 장치의 신호 지연을 방지할 수 있고, 빛샘으로 인한 화질 저하를 방지할 수 있다.
그리고 저항성 접촉 부재(163, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다.
이어, 게이트선(121), 데이터선(171) 및 절연 기판(110) 위에 감광성 특성을 갖는 유기 물질 또는 저유전율 절연 물질 또는 무기 물질로 이루어진 하부 보호막(801)을 형성한다. 그런 다음, 하부 보호막(801) 위에 적색, 녹색, 청색 안료를 포함하는 감광성 유기물질을 각각 차례로 도포하고, 각각의 사진 공정을 이용하여 적색, 녹색 및 청색을 갖는 색필터(230)를 형성한다. 이때, 색필터(230)는 데이터선(171)과 나란한 방향으로 길게 뻗어 있으며, 화소 열에 교번하여 형성되어 있으며, 색필터(230)의 가장자리는 데이터선(171) 상부에서 중첩되어 있다. 하부 보호막(801)은 색필터(230)의 안료로부터 반도체(151)를 보호하는 역할을 한다.
그 다음, 색필터(230) 위에 감광성 유기 물질로 이루어진 상부 보호막(802)을 형성한다.
다음, 도 18 내지 도 20에 도시한 바와 같이, 감광막을 이용한 식각 공정을 이용하여 상부 보호막(802)을 패터닝하여 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(182, 185)을 형성하며, 상부 보호막(802), 하부 보호막(801) 및 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 형성한다.
그리고 나서 도 1 내지 도 3에 도시한 바와 같이, 상부 보호막(802) 위에 ITO 또는 IZO로 이루어져 드레인 전극(175)과 전기적으로 연결된 복수의 화소 전극(191)과 각각의 데이터선(171)의 끝 부분(179)과 게이트선(121)의 끝 부분(129)과 전기적으로 연결되어 있는 복수의 접촉 보조 부재(81, 82)를 형성한다.
그러면, 도 21을 참조하여 도 2에 도시한 액정 표시 장치용 공통 전극 표시판을 제조하는 방법을 설명한다.
도 21은 본 발명의 한 실시예에 따라 공통 전극 표시판을 제조하는 중간 단계에서의 공통 전극 표시판을 나타낸 도면이다.
도 21에 도시한 바와 같이, 절연 기판(210) 위에 공통 전극(270)을 형성한다.
이어, 도 2에 도시한 바와 같이, 공통 전극(270) 위에 상부 차광 부재(220) 를 형성한다. 한편, 공통 전극(270)은 상부 차광 부재(220) 위에 형성될 수도 있고, 공통 전극(270) 및 상부 차광 부재(220) 위에 표면이 평편한 덮개막(도시하지 않음)을 형성할 수도 있다.
상부 차광 부재(220)는 게이트선(121)과 데이터선(171)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분으로 이루어져 화소 전극(191) 사이의 빛샘을 방지한다. 이때, 상부 차광 부재(220)는 하나의 데이터선(171)을 중심으로 데이터선(171)의 양 가장자리에 각각 위치하여 한 가장자리 부분은 데이터선(171)의 가장자리 부분과 중첩하고, 다른 가장자리 부분은 데이터선(171)과 중첩하지 않고 화소 전극(191)과 나란하게 형성되어 빛의 누설을 차단하는 하부 차광 부재(121c, 121d)과 마주한다.
이상에서 설명한 바와 같이, 데이터선(171) 주변에 배치하는 하부 차광 부재(121c, 121d)의 폭을 빛샘 방지에 필요한 최소값으로 하고, 두 하부 차광 부재(121c, 121d) 사이의 간격을 기생용량이 문제되지 않는 최소값으로 가져가면, 상부 차광 부재(220)이 폭도 그에 맞추어 줄일 수 있다. 따라서 액정 표시 장치의 개구율을 향상할 수 있고, 이를 통해 백라이트로 사용되는 광원의 원가를 절감할 수 있음은 물론 색재현성을 향상할 수 있다.
도 23을 참고로 본 발명의 실시예에 따른 액정 표시 장치의 개구율 향상에 대하여 좀 더 살펴본다.
도 23을 보면, 하프톤 노광 방법과 에치백 방법을 사용하여, 하부 차광 부재(121c, 121d)의 폭은 약 3㎛, 두 하부 차광 부재(121c, 121d) 사이의 간격은 약 2㎛로 형성하였다. 따라서 상부 차광 부재(220)의 폭은 이들의 합인 8㎛보다 조금 더 넓은 폭(약 9㎛)으로 형성할 수 있다. 이에 비하여, 일반적인 사진 식각 공정을 사용하여 하부 차광 부재(121c, 121d)를 형성하는 경우에는, 노광기의 분해능의 한계로 인하여, 하부 차광 부재(121c, 121d)의 폭은 약 3.5㎛가 형성할 수 있는 최소 폭이고, 두 하부 차광 부재(121c, 121d) 사이의 간격은 약 4.5㎛가 형성할 수 있는 최소 간격이다. 따라서 상부 차광 부재(220)의 폭은 이들의 합인 11.5㎛보다 조금 더 넓은 폭(약 12.5㎛)으로 형성한다. 따라서 본 발명의 실시예에 따르면 상부 차광 부재(220)의 폭을 약 30% 정도 감소시킬 수 있다.
하부 차광 부재(121c, 121d)의 폭과 간격을 작게 만드는 방법으로는 분해능이 향상된 노광 장비를 사용하는 것도 있으나, 노광 장비의 가격과 노광 장비를 교체함에 따라 수반되는 비용이 막대하여 현실적인 방안이 되기 어렵다.
이상과 같은 본 발명에 따르면, 데이터선(171)의 양 가장자리에 1.5㎛ 이상 4㎛미만의 폭으로 서로 이격되어 있는 하부 차광 부재(121c, 121d)을 형성함으로써 빛샘이 유발되는 것을 방지하면서도 개구율을 향상할 수 있다.
본 명세서에서는 COA(color filter array) 방식의 액정 표시 장치를 예로 들어 기술하였으나 본 발명은 이에 국한되지 않으며, 전기 영동 표시 장치 등의 평판 표시 장치에도 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범 위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표 시판의 배치도이고,
도 2 및 3은 도 1에 도시한 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 1의 II-II선과 III-III선을 따라 자른 단면도이고,
도 4 및 도 5는 도 2 및 도 3에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하여 형성하는 중간 단계에 대한 도면이고,
도 6 및 도 7은 각 도 4 및 도 5에 도시한 박막 트랜지스터 표시판 형성 공정에 대한 다른 공정의 실시예를 도시한 도면이고,
도 8 및 도 9는 도 4 및 도 5의 다음 단계에서의 박막 트랜지스터 표시판을 도시한 도면이고,
도 10 및 도 11은 도 8 및 도 9의 다음 단계에서 박막 트랜지스터 표시판을 도시한 도면이고,
도 12는 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 중간 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 13은 도 12에 도시한 박막 트랜지스터 표시판을 XIII-XIII선을 따라 자른 단면도이고,
도 14는 도 12에 도시한 박막 트랜지스터 표시판을 XIV-XIV선을 따라 자른 단면도이고,
도 15는 도 12에 도시한 박막 트랜지스터 표시판의 다음 단계에 대한 배치도이고,
도 16은 도15에 도시한 박막 트랜지스터 표시판을 XVI-XVI선을 따라 자른 단면도이고,
도 17은 도 15에 도시한 박막 트랜지스터 표시판을 XVII-XVII선을 따라 자른 단면도이고,
도 18은 도15에 도시한 박막 트랜지스터 표시판의 다음 단계에 대한 배치도이고,
도 19는 도 18에 도시한 박막 트랜지스터 표시판을 XIX-XIX선을 따라 자른 단면도이고,
도 20은 도 18에 도시한 박막 트랜지스터 표시판을 XX-XX선을 따라 자른 단면도이고,
도 21은 본 발명의 한 실시예에 따라 공통 전극 표시판을 제조하는 중간 단계에서의 공통 전극 표시판을 나타낸 도면이고,
도 22는 [표 1]의 결과를 보여주는 전자현미경 사진이고,
도 23은 본 발명의 한 실시예에 따라 제조된 액정 표시 장치의 단면도이다.
※도면의 주요 부분에 대한 부호 설명※
110: 절연 기판 121: 게이트선
140: 게이트 절연막 151: 반도체
163: 저항성 접촉 부재 171: 데이터선
191: 화소 전극 220: 상부 차광 부재
230: 색필터 270: 공통 전극
801: 하부 보호막 802: 상부 보호막
121c, 121d : 하부 차광 부재

Claims (22)

  1. 기판,
    상기 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 교차하고 있으며 절연되어 있는 제2 신호선,
    제1 내지 제3 단자를 가지며, 상기 제1 신호선과 상기 제2 신호선에 각각 제1 단자와 제2 단자가 연결되어 있는 스위칭 소자,
    상기 스위칭 소자의 상기 제3 단자에 연결되어 있는 화소 전극,
    상기 제2 신호선을 중심으로 양쪽에 형성되어 있고, 상기 제2 신호선과 부분적으로 중첩하고 있으며, 상기 제2 신호선을 따라 뻗어 있는 제1 차광 부재와 제2 차광 부재
    를 포함하며,
    상기 제1 차광 부재와 상기 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만인 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재는 2.5㎛ 내지 5㎛의 폭을 가지는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재가 상기 제2 신호선과 중첩하는 폭은 각각 1.25㎛ 내지 2.5㎛인 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재의 상기 제2 신호선을 벗어나 있는 부분의 폭은 1.25㎛ 내지 2.5㎛인 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 스위칭 소자 위에 형성되어 있는 제1 보호막,
    상기 제1 보호막 위에 형성되어 있는 색필터,
    상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고,
    상기 화소 전극은 상기 제2 보호막 위에 놓여 있는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재가 상기 제2 신호선과 중첩하는 폭은 각각 1.25㎛ 내지 2.5㎛인 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재의 상기 제2 신호선을 벗어나 있는 부분의 폭은 1.25㎛ 내지 2.5㎛인 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 스위칭 소자 위에 형성되어 있는 제1 보호막,
    상기 제1 보호막 위에 형성되어 있는 색필터,
    상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고,
    상기 화소 전극은 상기 제2 보호막 위에 놓여 있는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 제1 신호선은 게이트선이고, 상기 제2 신호선은 데이터선이며, 상기 게이트선은 서로 나란한 제1 줄기선과 제2 줄기선을 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제1 줄기선과 상기 제2 줄기선 사이를 연결하는 박막 트랜지스터 표시판.
  12. 제1항에서,
    상기 스위칭 소자 위에 형성되어 있는 제1 보호막,
    상기 제1 보호막 위에 형성되어 있는 색필터,
    상기 색필터 위에 형성되어 있는 제2 보호막을 더 포함하고,
    상기 화소 전극은 상기 제2 보호막 위에 놓여 있는 박막 트랜지스터 표시판.
  13. 기판 위에 금속층을 형성하는 단계,
    상기 금속층 위에 감광막을 도포하는 단계,
    상기 감광막을 소정의 광마스크를 통하여 노광 및 현상하여 제1 부분, 상기 제1 부분보다 두께가 얇은 제2 부분, 상기 제2 부분보다 두께가 얇은 제3 부분을 포함하는 1차 감광막 패턴을 형성하는 단계,
    상기 1차 감광막 패턴을 에치백(etch-back)하여 상기 제3 부분 및 상기 제2 부분을 제거함으로써 그 아래의 상기 금속층을 노출하는 2차 감광막 패턴을 형성하는 단계,
    상기 2차 감광막 패턴을 식각 마스크로 삼아 상기 금속층을 식각하여 소정의 간격을 사이에 두고 나란하게 형성되어 있는 제1 차광 부재와 제2 차광 부재를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 2차 감광막 패턴에 의해 덮이지 않고 노출되는 상기 금속층의 부분 중 상기 1차 감광막 패턴의 제2 부분이 제거되어 노출된 부분의 폭은 1㎛ 이상 4㎛ 미만인 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 1차 감광막 패턴을 형성하는 단계에서 사용하는 소정의 광마스크는 차광 영역, 투광 영역 및 반투과 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 반투과 영역은 제1 슬릿 영역과 제2 슬릿 영역을 포함하고, 상기 제1 슬릿 영역은 슬릿의 폭이 일정하고, 상기 제2 슬릿 영역은 슬릿의 폭이 상기 차광 영역으로부터 멀어질수록 넓어지는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만이고, 상기 제1 차광 부재와 상기 제2 차광 부재는 2.5㎛ 내지 5㎛의 폭을 가지는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계,
    상기 데이터선 위에 제2 절연막을 형성하는 단계,
    상기 제2 절연막 위에 색필터를 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제13항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재 사이의 간격은 1.5㎛ 이상 4㎛ 미만이고, 상기 제1 차광 부재와 상기 제2 차광 부재는 2.5㎛ 내지 5㎛의 폭을 가지는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계,
    상기 데이터선 위에 제2 절연막을 형성하는 단계,
    상기 제2 절연막 위에 색필터를 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제13항에서,
    상기 제1 차광 부재와 상기 제2 차광 부재 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계,
    상기 데이터선 위에 제2 절연막을 형성하는 단계,
    상기 제2 절연막 위에 색필터를 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  22. 기판 위에 금속층을 형성하는 단계,
    상기 금속층 위에 감광막을 도포하는 단계,
    상기 감광막을 소정의 광마스크를 통하여 노광 및 현상하여 제1 부분, 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하고, 상기 금속층을 부분적으로 노출하는 1차 감광막 패턴을 형성하는 단계,
    상기 1차 감광막 패턴을 에치백하여 상기 제2 부분을 제거함으로써 그 아래의 상기 금속층을 추가로 노출하는 2차 감광막 패턴을 형성하는 단계,
    상기 2차 감광막 패턴을 식각 마스크로 삼아 상기 금속층을 식각하여 소정의 간격을 사이에 두고 나란하게 형성되어 있는 제1 차광 부재와 제2 차광 부재 및 게이트선을 형성하는 단계
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 상기 제1 차광 부재 및 상기 제2 차광 부재와 부분적으로 중첩하는 데이터선을 형성하는 단계,
    상기 데이터선 위에 제1 보호막을 형성하는 단계,
    상기 보호막 위에 색필터를 형성하는 단계,
    상기 색필터 위에 제2 보호막을 형성하는 단계,
    상기 제2 보호막 위에 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020070099888A 2007-10-04 2007-10-04 박막 트랜지스터 표시판 및 그의 제조 방법 KR101383703B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070099888A KR101383703B1 (ko) 2007-10-04 2007-10-04 박막 트랜지스터 표시판 및 그의 제조 방법
US12/220,145 US8004636B2 (en) 2007-10-04 2008-07-22 Manufacturing thin film transistor array panels for flat panel displays
US13/179,436 US8203674B2 (en) 2007-10-04 2011-07-08 Manufacturing thin film transistor array panels for flat panel displays

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070099888A KR101383703B1 (ko) 2007-10-04 2007-10-04 박막 트랜지스터 표시판 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090034579A true KR20090034579A (ko) 2009-04-08
KR101383703B1 KR101383703B1 (ko) 2014-04-10

Family

ID=40522485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070099888A KR101383703B1 (ko) 2007-10-04 2007-10-04 박막 트랜지스터 표시판 및 그의 제조 방법

Country Status (2)

Country Link
US (2) US8004636B2 (ko)
KR (1) KR101383703B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170078394A (ko) * 2015-12-29 2017-07-07 엘지디스플레이 주식회사 표시장치용 어레이기판 및 그 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8077275B2 (en) * 2008-05-09 2011-12-13 Samsung Electronics Co., Ltd. Display substrate and a method of manufacturing the same
KR20110076305A (ko) * 2009-12-29 2011-07-06 엘지디스플레이 주식회사 액정 표시 장치
KR101739801B1 (ko) * 2010-05-28 2017-05-26 삼성디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
CN103207490B (zh) * 2013-03-28 2015-10-14 北京京东方光电科技有限公司 一种阵列基板及其制造方法和显示装置
JP6159946B2 (ja) * 2013-10-09 2017-07-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN105785679A (zh) * 2016-05-16 2016-07-20 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN106681048A (zh) * 2017-01-19 2017-05-17 京东方科技集团股份有限公司 一种显示模组及其制备方法、液晶显示器
CN113488517B (zh) * 2021-06-28 2022-09-27 深圳市华星光电半导体显示技术有限公司 显示面板的制作方法及光罩

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940004322B1 (ko) * 1991-09-05 1994-05-19 삼성전자 주식회사 액정표시장치 및 그 제조방법
US5708483A (en) * 1993-07-13 1998-01-13 Kabushiki Kaisha Toshiba Active matrix type display device
JP3335092B2 (ja) 1996-12-20 2002-10-15 シャープ株式会社 フォトマスクの製造方法
JPH11212115A (ja) 1998-01-26 1999-08-06 Sharp Corp アクティブマトリクス型液晶表示装置およびその製造方法
JP2001036087A (ja) 1999-07-15 2001-02-09 Seiko Epson Corp アクティブマトリクス基板、電気光学装置及び電子機器
KR100670042B1 (ko) 1999-08-12 2007-01-16 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20040031370A (ko) * 2002-10-05 2004-04-13 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법
KR20060020895A (ko) 2004-09-01 2006-03-07 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR20060082105A (ko) * 2005-01-11 2006-07-14 삼성전자주식회사 박막 트랜지스터 표시판
KR20070039275A (ko) * 2005-10-07 2007-04-11 삼성전자주식회사 박막 트랜지스터 표시판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170078394A (ko) * 2015-12-29 2017-07-07 엘지디스플레이 주식회사 표시장치용 어레이기판 및 그 제조방법

Also Published As

Publication number Publication date
US20110269253A1 (en) 2011-11-03
US8004636B2 (en) 2011-08-23
US20090090911A1 (en) 2009-04-09
US8203674B2 (en) 2012-06-19
KR101383703B1 (ko) 2014-04-10

Similar Documents

Publication Publication Date Title
US10365524B2 (en) Liquid crystal display
KR101383703B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
US8455870B2 (en) Thin film transistor array panel and method of manufacturing the same
US8274616B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
KR101190045B1 (ko) 포토 마스크 및 이를 이용한 액정표시장치용 어레이 기판의제조 방법
US8599336B2 (en) Liquid crystal display device and method of fabricating the same
KR101479998B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101374078B1 (ko) 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치
KR20100024640A (ko) 박막 트랜지스터 표시판
US8350975B2 (en) Array substrate and method for manufacturing the same
KR20020088272A (ko) 액정표시장치용 어레이 기판 및 그의 제조방법
KR101682432B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이기판 및 이의 제조 방법
KR20100003916A (ko) 액정 표시 장치 및 그의 제조 방법
KR101758834B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법
KR100997968B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20070080569A (ko) 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시패널
US20050140842A1 (en) Substrate for a liquid crystal display device and fabricating method thereof
US20110169004A1 (en) Display device and manufacturing method therefor
US8435722B2 (en) Method for fabricating liquid crystal display device
KR100650400B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JPH0961811A (ja) 液晶パネル
KR101180273B1 (ko) 액정표시장치용 어레이 기판의 제조방법
JP2018120110A (ja) 液晶表示装置およびｔｆｔアレイ基板の製造方法
KR20020056111A (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR100980011B1 (ko) 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 6