KR100997968B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents
박막 트랜지스터 표시판의 제조 방법 Download PDFInfo
- Publication number
- KR100997968B1 KR100997968B1 KR1020030071092A KR20030071092A KR100997968B1 KR 100997968 B1 KR100997968 B1 KR 100997968B1 KR 1020030071092 A KR1020030071092 A KR 1020030071092A KR 20030071092 A KR20030071092 A KR 20030071092A KR 100997968 B1 KR100997968 B1 KR 100997968B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- gate
- thin film
- drain electrode
- line
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title abstract description 66
- 238000004519 manufacturing process Methods 0.000 title abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 238000000206 photolithography Methods 0.000 claims abstract description 17
- 230000001681 protective effect Effects 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000010408 film Substances 0.000 abstract description 47
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 46
- 239000004973 liquid crystal related substance Substances 0.000 description 39
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 238000003860 storage Methods 0.000 description 14
- 238000002161 passivation Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 기판 위에 게이트 전극을 가지는 게이트선을 형성하고, 게이트선을 덮는 게이트 절연막을 적층한다. 이어, 게이트 절연막 상부에 반도체층을 형성하고, 반도체층과 접하는 소스 전극을 가지는 데이터선 및 게이트 전극과 중첩하는 드레인 전극을 형성하고, 반도체층을 덮는 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다. 이때, 반도체층, 데이터선 및 드레인 전극 또는 화소 전극은 사진 식각 공정의 노광 공정에서 감광막을 노광 및 현상한 감광막 패턴으로 식각 마스크로 사용하여 패터닝하며, 드레인 전극과 중첩하는 게이트 전극의 경계선은 노광 공정에서 감광막을 노광하는 스캐닝 방향에 대하여 수직하게 배치한다.
박막 트랜지스터, 기생 용량, 플리커, 노광, 스캐닝
Description
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치의 공통 전극 표시판의 배치도이고,
도 3 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이고,
도 4는 도 3의 IV-IV'선에 대한 단면도이고,
도 5는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 분할 노광 공정으로 구체적으로 도시한 구성도이고,
도 6, 도 8, 도 10 및 도 12는 도 1, 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고,
도 7, 도 9, 도 11 및 도 13은 각각 도 6, 도 8, 도 10 및 도 12에 도시한 박막 트랜지스터 표시판을 VIIb-VIIb' 선, IXb-IXb' 선, XI-XI' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이고,
도 14는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표 시판의 구조를 도시한 배치도이고,
도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이고,
도 16은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII'선을 따라 절단한 단면도이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로서, 특히 각각의 화소는 스위칭 소자인 박막 트랜지스터에 의해 구동되는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 일반적으로 공통 전극과 색 필터(color filter) 등이 형성되어 있는 상부 표시판과 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 표시판 사이에 액정 물질을 주입해 놓고 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.
이러한 액정 표시 장치용 표시판의 제조 방법에서는 마스크를 이용한 사진 식각 공정으로 패터닝하여 배선 또는 접촉구 등의 패턴을 형성하는데, 하나의 모 기판(mother)에는 여러 장의 표시 장치용 표시판이 만들어지며, 사진 식각 공정을 통하여 패턴을 완성한 다음에는 모 기판을 표시판으로 각각 분리한다.
사진 식각 공정에서 마스크 크기보다 모 기판에서 패턴이 형성되는 액티브 영역(active area)이 큰 경우에 이 액티브 영역에 패턴을 형성하기 위해서는 액티브 영역을 분할하여 스텝 앤 리피트(step and repeat) 공정을 수행하는 분할 노광이 필요하다. 이 경우 실제의 숏은 마스크의 전이(shift), 회전(rotation), 비틀림(distortion) 등의 왜곡이 발생하기 때문에 숏 사이가 정확히 정렬되지 않아 숏 사이의 각 배선과 화소 전극 사이에 기생 용량의 차이가 생기거나 패턴 위치의 차이가 생기게 된다. 이러한 기생 용량의 차이와 패턴 위치의 차이는 각 영역의 전기적인 특성의 차이와 개구율의 차이를 초래하기 때문에, 결국 숏간의 경계 부분에서 화면 밝기의 차이를 초래하게 되어 스티치 불량 또는 플리커(flicker)등의 문제점을 야기한다. 여기서, 플리커란 프레임간 액정에 인가되는 실효 전압이 공통 전압을 기준으로 차이가 발생함에 따라 나타나는 깜빡임 현상인데, 플리커의 발생 원인으로는 여러 가지가 제시되고 있으나 그 중 하나가 킥백 전압(kickback voltage)이다. 이러한 킥백 전압은 박막 트랜지스터의 게이트 전극과 드레인 전극간에 존재하는 기생 용량에 기인하여 발생하는데, 서로 다른 숏에서 마스크의 전이, 회전, 비틀림 등의 왜곡이 발생하면 게이트 전극과 드레인 전극간에 존재하는 기생 용량이 영역마다 달라지며, 이로 인하여 화면의 깜박임 현상이 나타난다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극과 드레인 전극간 의 기생 용량을 균일하게 확보할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 드레인 전극과 중첩하는 게이트 전극의 경계선이 마스크 또는 광원의 이동 방향에 대하여 수직이 되도록 게이트 전극 또는 드레인 전극을 배치한다.
화소 전극은 도메인 규제 수단을 가지며, 도메인 규제 수단은 화소 전극이 가지는 절개부인 것이 바람직하다.
삭제
도메인 규제 수단은 제1 신호선에 대하여 실질적으로 ±45도를 이루며, 도메인 규제 수단은 화소의 상하 이등분선에 대하여 실질적으로 거울상 대칭을 이루는 것이 좋다.
박막 트랜지스터의 채널은 직선 또는 말발굽 모양을 가질 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 기판 위에 게이트 전극을 가지는 게이트선을 형성하고, 게이트선을 덮는 게이트 절연막을 적층한다. 이어, 게이트 절연막 상부에 반도체층을 형성하고, 반도체층과 접하는 소스 전극을 가지는 데이터선 및 게이트 전극과 중첩하는 드레인 전극을 형성하고, 반도체층을 덮는 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다. 이때, 반도체층, 데이터선 및 드레인 전극 또는 화소 전극은 사진 식각 공정의 노광 공정에서 감광막을 노광 및 현상한 감광막 패턴으로 식각 마스크로 사용하여 패터닝하며, 드레인 전극과 중첩하는 게이트 전극의 경계선은 노광 공정에서 감광막을 노광하는 스캐닝 방향에 대하여 수직하게 배치한다.
노광 공정은 서로 인접한 제1숏과 제2숏을 포함하는 다수의 숏으로 분할하여 노광하는 분할 노광 공정으로 실시하는 것이 바람직하며, 반도체층과 데이터선 및 드레인 전극은 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성할 수 있으며, 화소 전극은 IZO 또는 ITO로 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 다중 도메인 액정 표시 장치에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 본 발명의 제1 실시예에 따른 액정 표시 장치용 대향 표시판의 구조를 도시한 배치도이고, 도 3은 본 발명의 도 1 및 도 2의 표시판을 정렬하여 완성한 제1 실시예에 따른 액정 표시 장치의 구조를 도시한 배치도이고, 도 4는 도 3의 액정 표시 장치를 IV-IV'선을 따라 잘라 도시한 단면도이다.
액정 표시 장치는 하측의 박막 트랜지스터 표시판(100)과 이와 마주보고 있는 상측의 대향 표시판(200) 및 이들 사이에 형성되어 있으며, 두 표시판(100, 200)에 대하여 거의 수직으로 배향되어 있는 액정 분자(310)를 포함하는 액정층(3)으로 이루어진다.
유리등의 투명한 절연 물질로 이루어진 박막 트랜지스터 표시판(100)에는 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있으며 절개부(191, 192, 193)를 가지고 있는 화소 전극(190)이 형성되어 있고, 각 화소 전극(190)은 박막 트랜지스터에 연결되어 화상 신호 전압을 인가 받는다. 이 때, 박막 트랜지스터는 주사 신호를 전달하는 게이트선(121)과 화상 신호를 전 달하는 데이터선(171)에 각각 연결되어 주사 신호에 따라 화소 전극(190)을 온(on)오프(off)한다. 또, 박막 트랜지스터 표시판(100)의 아래 면에는 하부 편광판(12)이 부착되어 있다. 여기서, 화소 전극(190)은 반사형 액정 표시 장치인 경우 투명한 물질로 이루어지지 않을 수도 있고, 이 경우에는 하부 편광판(12)도 불필요하게 된다.
역시 유리등의 투명한 절연 물질로 이루어져 있으며, 박막 트랜지스터 표시판(100)과 마주하는 대향 표시판(200)에는 화소의 가장자리에서 발생하는 빛샘을 방지하기 위한 블랙 매트릭스(230)와 적, 녹, 청의 색 필터(240) 및 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(270)이 형성되어 있다. 블랙 매트릭스(230)는 화소 영역의 둘레 부분뿐만 아니라 공통 전극(270)의 절개부(271, 272, 273)와 중첩하는 부분에도 형성할 수 있다. 이는 절개부(271, 272, 273)로 인해 발생하는 빛샘을 방지하기 위함이다.
제1 실시예에 따른 액정 표시 장치에 대하여 좀 더 상세히 한다.
박막 트랜지스터 표시판(100)에는 하부 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 게이트 전극(124)의 경계선 중 일부(G)는 게이트선(121)이 뻗은 방향과 평행하며, 이후의 데이터선(171)이 뻗은 방향에 대하여 수직을 이룬다. 이는 제조 공정시 마스크를 이용한 사진 식각 공정에서 분할 노광을 실시할 때 오정렬이 발생하더라도 이후의 드레인 전극(175)과 게이트 전극(124) 사이에서 발생하는 기생 용량을 균일하게 유지하기 위함이며, 이에 대해서는 제조 공정을 설명할 때 구체적으로 설명하기로 한다. 게이트선(121)에는 게이트 전극(124)은 돌기의 형태로 형성되어 있고, 게이트선(121)은 외부로부터의 게이트 신호를 게이트선(121)으로 전달하기 위한 접촉부를 가질 수 있으나, 그렇지 않은 경우에 게이트선(121)의 끝 부분은 기판(110) 상부에 직접 형성되어 있는 게이트 구동 회로의 출력단에 연결된다.
절연 기판(110) 위에는 게이트선(121)과 동일한 층으로 유지 전극 배선이 형성되어 있다. 각 유지 전극 배선은 화소 영역의 가장자리에서 게이트선(121)과 나란하게 뻗어 있는 유지 전극선(131)과 그로부터 뻗어 나온 여러 벌의 유지 전극(storage electrode)(133a, 133b, 133c, 133d)을 포함한다. 한 벌의 유지 전극(133a, 133b, 133c, 133d)은 세로 방향으로 뻗어나오며 가로 방향으로 뻗은 유지 전극선(131)에 의하여 서로 연결되어 있는 세로부(133a, 133b)와 이후에 형성되는 화소 전극(190)의 절개부(191, 193)와 중첩하며 세로부(133a, 133b)를 연결하는 사선부(133c, 133d)로 이루어진다.
게이트선(121) 및 유지 전극 배선(131, 133a, 133b, 133c, 133d)은 Al, Al 합금, Ag, Ag 합금, Cr, Ti, Ta, Mo 등의 금속 따위로 만들어진다. 도 4에 나타난 바와 같이, 본 실시예의 게이트선(121) 및 유지 전극 배선(131, 133a, 133b, 133c, 133d)은 단일층으로 이루어지지만, 물리 화학적 특성이 우수한 Cr, Mo, Ti, Ta 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층으로 이루어질 수도 있다. 이외에도 여러 다양한 금속 또는 도전체로 게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d)을 만들 수 있다.
게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d)이 측면은 경사져 있으며 수평면에 대한 경사각은 30-80°인 것이 바람직하다.
게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d)의 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 복수의 데이터선(171)을 비롯하여 복수의 드레인 전극(drain electrode, 175)이 형성되어 있다. 이때, 드레인 전극(175)은 게이트 전극(124)의 경계선 중에서 게이트선(121)이 뻗은 방향과 평행하거나 데이터선(171)이 뻗은 방향에 대하여 수직으로 뻗은 부분(G)과 중첩한다. 각 데이터선(171)은 주로 세로 방향으로 뻗어 있으며, 각 드레인 전극(175)을 향하여 복수의 분지를 내어 데이터선(171)으로부터 확장된 소스 전극(source electrode)(173)을 가진다. 데이터선(171)의 한쪽 끝 부분에 위치한 접촉부(179)는 외부로부터의 화상 신호를 데이터선(171)에 전달한다. 또, 게이트 절연막(140) 위에는 게이트선(121)과 중첩하는 다리부 금속편(172)이 형성되어 있다.
데이터선(171), 드레인 전극(175도 게이트선(121)과 마찬가지로 크롬과 알루미늄 등의 물질로 만들어지며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터선(171), 드레인 전극(175)의 아래에는 데이터선(171)을 따라 주로 세로로 길게 뻗은 복수의 선형 반도체(151)가 형성되어 있다. 비정질 규소 따위로 이루어진 각 선형 반도체(151)는 각 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)을 향하여 확장되어 채널부(154)를 가진다. 이때, 소스 전극(173)은 드 레인 전극(175)을 둘러싸 갈고리 또는 말발굽 모양을 가지는데, 이러한 구조는 박막 트랜지스터의 채널을 갈고리 또는 말발굽 모양으로 형성하여 좁은 면적에서도 넓은 채널 폭을 확보할 수 있는 장점이 있다. 물론 채널부(154)의 상부에서 소스 전극(173)과 드레인 전극(175)의 경계선을 직선 모양으로 형성하고 평행하게 마주하도록 배치하여 박막 트랜지스터의 채널을 직선 모양으로 형성할 수도 있다.
반도체(151)와 데이터선(171) 및 드레인 전극(175) 사이에는 둘 사이의 접촉 저항을 각각 감소시키기 위한 복수의 선형 저항성 접촉 부재(ohmic contact)(161)와 섬형의 저항성 접촉 부재(165)가 형성되어 있다. 저항성 접촉 부재(161)는 실리사이드나 n형 불순물이 고농도로 도핑된 비정질 규소 따위로 만들어지며, 분지로 뻗은 저항성 접촉 부재(163)를 가지며, 섬형의 저항성 접촉 부재(165)는 게이트 전극(124)을 중심으로 저항성 접촉 부재(163)와 마주한다.
데이터선(171) 및 드레인 전극(175) 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 또는 질화 규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)의 적어도 일부와 데이터선(171)의 끝 부분(179)을 각각 노출시키는 복수의 접촉 구멍(185, 182)이 구비되어 있다. 한편, 게이트선(121)의 끝 부분도 외부의 구동 회로와 연결되기 위한 접촉부를 가지는 경우에는 복수의 접촉 구멍이 게이트 절연막(140)과 보호막(180)을 관통하여 게이트선(121)의 끝 부분을 드러낼 수 있다.
보호막(180) 위에는 절개부(191, 192, 193)를 가지는 복수의 화소 전극(190)을 비롯하여 복수의 데이터 접촉 보조 부재(82)가 형성되어 있다. 화소 전극(190)과 데이터 접촉 보조 부재(82)는 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등과 같은 투명 도전체나 알루미늄(Al)과 같은 광 반사 특성이 우수한 불투명 도전체를 사용하여 형성한다.
화소 전극(190)에 형성되어 있는 절개부(191, 192, 193)는 화소 전극(190)을 상하로 반분하는 위치에 가로 방향으로 형성되어 있는 가로 절개부(192)와 반분된 화소 전극(190)의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선 절개부(191, 193)를 포함한다. 절개부(192)는 화소 전극(190)의 오른쪽 변에서 왼쪽 변을 향하여 파고 들어간 형태이고, 입구는 넓게 대칭적으로 확장되어 있다. 따라서, 화소 전극(190)은 각각 게이트선(121)과 데이터선(171)이 교차하여 정의하는 화소 영역을 상하로 이등분하는 선(게이트선과 나란한 선)에 대하여 실질적으로 거울상 대칭을 이루고 있다.
이 때, 상하의 사선 절개부(191, 193)는 서로 수직을 이루고 있는데, 이는 프린지 필드의 방향을 4 방향으로 고르게 분산시키기 위함이다.
또, 화소 전극(190)과 동일한 층에는 게이트선(121)을 건너 서로 이웃하는 화소의 유지 전극(133a)과 유지 전극선(131)을 연결하는 유지 배선 연결 다리(194)가 형성되어 있다. 유지 배선 연결 다리(194)는 보호막(180)과 게이트 절연막(140)에 걸쳐 형성되어 있는 접촉구(183, 184)를 통하여 유지 전극(133a) 및 유지 전극선(131)에 접촉하고 있다. 유지 배선 연결 다리(194)는 다리부 금속편(172)과 중첩하고 있으며, 이들은 서로 전기적으로 연결할 수도 있다. 유지 배선 연결 다리(194)는 하부 기판(110) 위의 유지 배선 전체를 전기적으로 연결하는 역할을 하고 있다. 이러한 유지 배선은 필요할 경우 게이트선(121)이나 데이터선(171)의 결함을 수리하는데 이용할 수 있고, 다리부 금속편(172)은 이러한 수리를 위하여 레이저를 조사할 때, 게이트선(121)과 유지 배선 연결 다리(194)의 전기적 연결을 보조하기 위하여 형성한다.
한편, 박막 트랜지스터 표시판(100)과 마주하는 대향 표시판(200)에는 상부의 절연 기판(210)에 화소 가장자리에서 빛이 새는 것을 방지하기 위한 블랙 매트릭스(220)가 형성되어 있다. 블랙 매트릭스(220)의 위에는 적, 녹, 청색의 색 필터(230)가 형성되어 있다. 색 필터(230)의 위에는 전면적으로 평탄화막(250)이 형성되어 있고, 그 상부에는 절개부(271, 272, 273)를 가지는 기준 전극(270)이 형성되어 있다. 기준 전극(270)은 ITO 또는 IZO(indium zinc oxide) 등의 투명한 도전체로 형성한다.
공통 전극(270)의 한 벌의 절개부(271, 272, 273)는 화소 전극(190)의 절개부(191, 192, 193) 중 게이트선(121)에 대하여 45°를 이루는 부분(191, 193)과 교대로 배치되어 이와 나란한 사선부와 화소 전극(190)의 변과 중첩되어 있는 단부를 포함하고 있다. 이 때, 단부는 세로 방향 단부와 가로 방향 단부로 분류된다.
이상과 같은 구조의 박막 트랜지스터 기판과 대향 표시판을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 수직 배향하면 본 발명에 따른 액정 표시 장치의 기본 구조가 마련된다.
박막 트랜지스터 표시판(100)과 대향 표시판(200)을 정렬했을 때 화소 전극(190)의 절개부(191, 192, 193)와 기준 전극(270)의 절개부(271, 272, 273)는 화소 영역을 다수의 도메인으로 분할한다. 이들 도메인은 그 내부에 위치하는 액정 분자의 평균 장축 방향에 따라 4개의 종류로 분류되며, 각각의 도메인은 길쭉하게 형성되어 폭과 길이를 가진다.
이 때, 화소 전극(190)의 절개부(191, 192, 193)와 공통 전극(270)의 절개부(271, 272, 273)는 액정 분자를 분할 배향하는 도메인 규제 수단으로서 작용하며 그 폭은 8㎛에서 12㎛ 사이인 것이 바람직하다. 도메인 규제 수단으로는 절개부(271, 272, 273, 191, 192, 193) 대신 화소 전극(190) 및 공통 전극(270)의 상부 또는 하부에 무기 물질 또는 유기 물질로 돌기를 형성하는 경우에는 폭을 5㎛에서 10㎛ 사이로 하는 것이 바람직하다.
그러면, 도 1, 도 3 및 도 4에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 5 내지 도 13 및 도 1, 도 3 및 도 4를 참고로 하여 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 분할 노광 공정으로 구체적으로 도시한 구성도이고, 도 6, 도 8, 도 10 및 도 12는 도 1, 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 7, 도 9, 도 11 및 도 13은 각각 도 6, 도 8, 도 10 및 도 12에 도시한 박막 트랜지스터 표시판을 VIIb-VIIb' 선, IXb-IXb' 선, XI-XI' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이다.
본 발명의 실시예에 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에서는 게이트선(121), 데이터선(171), 화소 전극(190) 등의 박막 패턴을 형성하기 위해서는 패턴 마스크를 이용한 여러 번의 사진 식각 공정으로 이루어진다. 사진 식각 공정은 모 기판의 상부에 감광막을 도포한 다음, 패턴 마스크를 이용하여 박막 패턴에 대응하는 감광막 패턴을 형성하기 위해 감광막 일부를 선택적으로 노광하는 노광 공정을 포함한다. 이때, 박막 패턴이 형성되어 있는 모 기판의 액티브 영역(active area)이 마스크 크기보다 큰 경우에는 액티브 영역을 분할하여 스텝 앤 리피트(step and repeat)를 수행하는 분할 노광 공정이 필요하다. 즉, 모 기판의 상부에 도전막 또는 절연막을 적층하고 마스크를 이용한 사진 식각 공정으로 도전막 또는 절연막으로 특정한 모양의 박막 패턴을 형성할 때, 액티브 영역을 둘 이상의 숏(shot)으로 분할하여 감광막을 노광하는 것이 필요하다. 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법 중 노광 공정을 도시한 구성도이다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 공정에 사용되는 노광 장치는 광원(500), 광원으로부터의 빛을 제한적으로 투과시키는 투과 영역을 정의하는 슬릿(610)을 가지는 노광 마스크(600), 박막 패턴에 대응하는 부분에만 빛을 택일적으로 투과시키거나 차단시킬 수 있는 차단부 또는 투과부를 가지는 패턴 마스크(700), 박막 패턴이 형성되는 모 기판(mother, 1)의 위치를 고정하며, 모 기판(1)을 지지하는 플레이트(800) 등을 포함한다.
이때, 하나의 모 기판(1)으로는 동시에 여러 개의 박막 트랜지스터 표시판이 만들어 질 수 있으며, 하나의 박막 트랜지스터 표시판만이 만들어 질 수도 있다.
이러한 노광 장치를 이용한 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에는 앞에서 설명한 바와 같이 분할 노광으로 노광 공정을 진행할 때 액티브 영역(10)은 다수의 숏, 예를 들어 도 5에서 보는 바와 같이 제1 숏 내지 제9 숏을 통하여 액티브 영역(10)의 감광막을 전면적으로 노광한다. 이러한 노광 공정에서 하나의 단위 숏은 광원(500)과 노광 마스크(600)의 위치는 고정시킨 다음, 패턴 마스크(700)와 플레이트(800)는 우선 Y 방향으로 이동하면서 한 숏에 대한 단위 분할 노광 공정의 이루어지며, 이러한 단위 노광 공정을 X 방향으로 패턴 마스크(700)와 플레이트(800)를 이동하면서 9번 진행하는 분할 노광으로 전면적인 노광 공정 진행한다. 그러면, 각각의 단위 숏에서는 노광 마스크(600)의 슬릿(610)을 통과한 빛이 패턴 마스크(700)에 형성되어 있는 패턴의 모양에 따라 선택적으로 투과되어 기판(1)에 도달하여 기판(1)에 형성되어 있는 감광막을 노광시킨다. 이때, 패턴 마스크(700)와 플레이트(800)가 X 방향 또는 Y 방향으로 이동하는 대신에 광원(500)과 노광 마스크(600)가 이동할 수도 있으며, 단위 분할 노광 공정에서 Y 방향을 "스캐닝 방향"이라고도 한다.
이때, 노광 마스크(600)의 슬릿(610)은 광원의 빛을 통과시키는 투과 영역을 정의하는데, 슬릿(610)을 통과한 빛의 세기는 ±10%의 오차 범위를 가진다. 이때, 광원(500)의 빛은 방사형으로 나오기 때문에 ±10%의 오차 범위를 세기를 가지는 빛을 통과시키는 슬릿(610)은 호 모양을 취하고 있다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 도전막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어진 금속막 또는 알루미늄 계열 금속으로 이루어진 금속막을 포함하는 것이 바람직하다.
이어, 도 6및 도 7에 도시한 바와 같이, 게이트선용 패턴 마스크를 이용한 사진 식각 공정으로 도전막을 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다. 사진 식각 공정에서는 도전막의 상부에 감광막을 형성하고 앞에서 설명한 바와 같이 분할 노광 공정으로 노광하고 현상하여 감광막 패턴을 형성하며, 이를 식각 마스크로 도전막을 식각 하여 게이트선(121)을 완성한다. 이때, 게이트 전극(124)의 경계선 중 일부(G)는 스캐닝 방향(Y 방향)에 대하여 수직이 되도록 게이트선(121)을 패터닝한다.
알루미늄 계열 금속의 패터닝은 알루미늄에 대해서 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있으며, 이러한 식각액은 몰리브덴 또는 몰리브덴 합금인 경우에도 동일한 식각 조건으로 측면 경사를 주면서 식각할 수 있다.
도 6 및 도 7에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 반도체용 패턴 마스크를 이용한 사진 식각 공정으로 패터닝하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.
다음, 도전막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 도전막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어진 금속막과 알루미늄 계열 금속으로 이루어진 금속막을 포함하는 것이 바람직하다.
이어, 도 10 및 도 11에 도시한 바와 같이, 도전막을 데이터용 패턴 마스크를 이용한 사진 식각 공정으로 도전막을 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175) 및 복수의 다리부 금속편(172)을 형성한다.
이때에도 사진 식각 공정에서 감광막 패턴은 앞에서 설명한 바와 같이 분할 노광으로 노광하여 현상하고, 이를 식각 마스크로 도전막을 패터닝하여 복수의 데이터선(171) 및 복수의 드레인 전극(175) 및 복수의 다리부 금속편(172)을 형성하는데, 드레인 전극(175)은 게이트 전극(124)의 경계선 중 스캐닝 방향(Y 방향)에 대하여 수직한 부분(G)을 지나도록 배치한다. 그러면, 단위 분할 노광 공정을 진행하거나 다수의 숏을 통한 분할 노광을 진행할 때 스캐닝 방향에 대하여 수직한 방향으로 오정렬이 발생하더라도 하나의 단위 숏 또는 서로 다른 숏 영역에서 게이 트 전극(124)과 드레인 전극(175)이 중첩하는 면적은 거의 변하지 않는다. 따라서, 게이트 전극(124)과 드레인 전극(175) 사이에서 발생하는 기생 용량은 하나의 단위 숏 또는 서로 다른 숏 영역에서 거의 일정하며, 이를 통하여 숏간의 경계 부분에서 화면 밝기의 차이 또는 화면의 깜박임을 해결할 수 있어 스티치 불량 또는 플리커(flicker)등의 문제점을 해결 할 수 있으며, 이를 통하여 액정 표시 장치의 표시 특성을 향상시킬 수 있다.
이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막 패턴을 제거하거나 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다.
이때, 감광막 패턴을 제거한 다음 데이터선(171) 및 드레인 전극(175)을 식각 마스크로 사용하여 노출된 불순물 반도체(164)를 제거할 때에는, 데이터선(171) 및 드레인 전극(175)을 이루는 몰리브덴 계열의 도전막이 손상되는 것을 방지하기 위해 CF4+HCl 기체를 이용하여 불순물 반도체(164)를 식각한다.
이어, 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음으로, 질화 규소와 같은 무기 절연막을 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 그 상부에 감광막을 스핀 코팅 방법으로 도포한 다음, 그 후, 보호막용 패턴 마스크를 이용한 사진 식각 공정으로 보호막(180)을 식각하여 접촉구(182, 183, 184, 185)를 형성한다. 게이트선(121)의 끝 부분을 드러내는 실시예에서는 게이트 절연막(140)도 함께 패터닝한다.
다음, 마지막으로 도 1, 도 3 및 도 4에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 절개부(101, 192, 193)를 가지는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. 이때, IZO 또는 ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
앞의 실시예에서는 앞에서 설명한 바와 같이, 5매의 패턴 마스크를 이용한 제조 방법으로 박막 트랜지스터 표시판을 완성하였지만, 4매 패턴 마스크를 이용한 제조 방법으로도 액정 표시 장치용 박막 트랜지스터 표시판을 완성할 수 있다. 4매 패턴 마스크를 이용하는 제조 방법에서는 제조 비용을 줄이기 위해 중간 두께를 가지는 부분을 포함하는 감광막 패턴을 이용하여 서로 다른 층을 하나의 감광막 패턴으로 패터닝한다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 14 및 도 15를 참고로 하여 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.
도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14에 도시한 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.
도 14 및 도 15에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1, 도 3 및 도 4에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 복수의 다리부 금속편(172)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185, 187, 181)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
그러나 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판에서 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
또한, 게이트선(121)은 끝 부분(129)에 구동 회로와 연결하기 위한 접촉부를 가지는데, 접촉부인 게이트선(121)의 끝 부분(129)은 게이트 절연막(140) 및 보호막(180)에 형성되어 있는 접촉 구멍(181)을 통하여 노출되어 있으며, 보호막(180)의 상부에 형성되어 있는 접촉 보조 부재(81)와 접촉 구멍(181)을 통하여 연결되어 있다.
이러한 본 액정 표시 장치용 박막 트랜지스터 표시판은 데이터선(171) 및 드레인 전극(175)과 반도체층(151)을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하며, 이러한 감광막 패턴은 박막 트랜지스터의 채널부에 대응하는 부분은 다른 데이터선 및 드레인 전극에 대응하는 부분보다 낮은 두께를 가진다. 이때, 감광막 패턴은 반도체(151)를 패터닝하기 위한 식각 마스크이며, 두꺼운 부분은 데이터선 및 드레인 전극을 패터닝하기 위한 식각 마스크로 사용한다. 이러한 제조 방법은 서로 다른 두 박막을 하나의 감광막 패턴으로 형성하여 제조 비용을 최소화할 수 있다.
한편, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 색 필터를 가질 수 있으며, 이에 대하여 도면을 참조하여 구체적으로 설명한다.
도 16은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 17은 도 16에서 XVII-XVII' 선을 따라 잘라 도시한 단면도이다.
도 16 및 도 17에서 보는 바와 같이, 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1, 도 3 및 도 4에 도시 한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다.
하지만, 보호막(180)의 하부에는 적, 녹 및 청의 색 필터(230R, 230G, 230B)가 화소에 순차적으로 형성되어 있다. 적, 녹, 청의 색 필터(230R, 230G, 230B)는 각각 데이터선(171) 상부에 경계를 두고 있으며 화소 열을 따라 세로로 길게 형성되어 있으며, 서로 이웃하는 색 필터가 데이터선(171) 위에서 서로 부분적으로 중첩되어 있어서 데이터선(171) 위에서 언덕을 이룰 수 있다. 이때, 서로 중첩되어 있는 적, 녹, 청의 색 필터(230R, 230G, 230B)는 서로 이웃하는 화소 영역 사이에서 누설되는 빛을 차단하는 블랙 매트릭스의 기능을 가질 수 있다. 따라서, 본 실시예에 따른 액정 표시 장치용 대향 표시판에는 블랙 매트릭스가 생략하여 공통 전극(270)만 형성될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상과 같이, 본 발명의 실시예에서는 드레인 전극은 게이트 전극의 경계선 중 사진 식각 공정에서 노광시 스캐닝 방향에 대하여 수직한 부분을 지나도록 배치함으로써, 제조 공정시 오정렬이 발생하더라도 하나의 단위 숏 또는 서로 다른 숏 영역에서 게이트 전극과 드레인 전극이 중첩하는 면적을 거의 일정하게 유지할 수 있다. 이를 통하여 게이트 전극과 드레인 전극 사이에서 발생하는 기생 용량을 전 면적으로 거의 동일하게 형성하여 숏간의 경계 부분에서 화면 밝기의 차이 또는 화면의 깜박임을 해결할 수 있어 스티치 불량 또는 플리커(flicker)등의 문제점을 해결 할 수 있으며, 이를 통하여 액정 표시 장치의 표시 특성을 향상시킬 수 있다.
Claims (11)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,상기 기판 위에 게이트 절연막을 적층하는 단계,상기 게이트 절연막 상부에 반도체층을 형성하는 단계,상기 반도체층과 접하는 소스 전극을 가지는 데이터선 및 상기 게이트 전극과 중첩하는 드레인 전극을 형성하는 단계,상기 반도체층을 덮는 보호막을 형성하는 단계,상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며,상기 반도체층, 상기 데이터선 및 상기 드레인 전극 또는 상기 화소 전극은 사진 식각 공정의 노광 공정에서 감광막을 노광 및 현상한 감광막 패턴으로 식각 마스크로 사용하여 패터닝하며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 경계선은 상기 노광 공정에서 상기 감광막을 노광하는 스캐닝 방향에 대하여 수직하게 배치하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,상기 노광 공정은 서로 인접한 제1숏과 제2숏을 포함하는 다수의 숏으로 분할하여 노광하는 분할 노광 공정으로 실시하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,상기 드레인 전극은 상기 데이터선과 같은 방향으로 뻗어 있으며, 상기 소스 전극은 상기 드레인 전극을 둘러싸는 형태로 형성하고,상기 스캐닝 방향은 상기 데이터선과 같은 방향인 박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,상기 드레인 전극과 중첩하는 상기 게이트 전극의 경계선은 상기 게이트선과 평행한 박막 트랜지스터 표시판의 제조 방법.
- 제10항에서,상기 드레인 전극은 상기 데이터선과 평행하게 형성하는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030071092A KR100997968B1 (ko) | 2003-10-13 | 2003-10-13 | 박막 트랜지스터 표시판의 제조 방법 |
| TW093129429A TWI333693B (en) | 2003-10-13 | 2004-09-29 | Thin film transistor array panel and manufacturing method thereof |
| US10/954,524 US7151279B2 (en) | 2003-10-13 | 2004-09-29 | Thin film transistor array panel and manufacturing method thereof |
| CN2008101807703A CN101447491B (zh) | 2003-10-13 | 2004-10-12 | 薄膜晶体管阵列面板 |
| CNB2004100839272A CN100514640C (zh) | 2003-10-13 | 2004-10-12 | 薄膜晶体管阵列面板及其制造方法 |
| JP2004298534A JP2005123620A (ja) | 2003-10-13 | 2004-10-13 | 薄膜トランジスタ表示板及びその製造方法 |
| US11/612,141 US7408200B2 (en) | 2003-10-13 | 2006-12-18 | Thin film transistor array panel and manufacturing method thereof |
| US12/119,707 US7550329B2 (en) | 2003-10-13 | 2008-05-13 | Thin film transistor array panel and manufacturing method thereof |
| JP2009095173A JP2009218604A (ja) | 2003-10-13 | 2009-04-09 | 薄膜トランジスタ表示板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030071092A KR100997968B1 (ko) | 2003-10-13 | 2003-10-13 | 박막 트랜지스터 표시판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050035428A KR20050035428A (ko) | 2005-04-18 |
| KR100997968B1 true KR100997968B1 (ko) | 2010-12-02 |
Family
ID=34567638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030071092A KR100997968B1 (ko) | 2003-10-13 | 2003-10-13 | 박막 트랜지스터 표시판의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US7151279B2 (ko) |
| JP (2) | JP2005123620A (ko) |
| KR (1) | KR100997968B1 (ko) |
| CN (2) | CN101447491B (ko) |
| TW (1) | TWI333693B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101061844B1 (ko) * | 2004-06-29 | 2011-09-02 | 삼성전자주식회사 | 박막 표시판의 제조 방법 |
| KR101160825B1 (ko) * | 2004-08-18 | 2012-06-29 | 삼성전자주식회사 | 액정 표시 장치 |
| KR101090253B1 (ko) * | 2004-10-06 | 2011-12-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 |
| KR20060097381A (ko) * | 2005-03-09 | 2006-09-14 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR101217157B1 (ko) * | 2005-10-20 | 2012-12-31 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
| JP5231719B2 (ja) * | 2006-03-30 | 2013-07-10 | 富士通株式会社 | 電界効果トランジスタの製造方法 |
| KR20090061112A (ko) * | 2007-12-11 | 2009-06-16 | 삼성전자주식회사 | 박막 트랜지스터 및 이를 구비하는 액정 표시 장치 |
| WO2010032640A1 (en) | 2008-09-19 | 2010-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8411239B2 (en) | 2009-02-13 | 2013-04-02 | Sharp Kabushiki Kaisha | Array substrate, liquid crystal display device, electronic device |
| TWI484271B (zh) * | 2012-08-09 | 2015-05-11 | Au Optronics Corp | 畫素結構及畫素結構的製作方法 |
| CN108305881B (zh) | 2018-03-23 | 2020-08-11 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、显示装置 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192369A (ja) | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH02285326A (ja) | 1989-04-27 | 1990-11-22 | Toshiba Corp | アクティブマトリックス型液晶表示素子 |
| JPH03233431A (ja) | 1990-02-09 | 1991-10-17 | Hitachi Ltd | 液晶ディスプレイパネル |
| JP2639282B2 (ja) | 1992-06-23 | 1997-08-06 | 松下電器産業株式会社 | 液晶表示パネル |
| JPH06202158A (ja) | 1993-01-05 | 1994-07-22 | Nec Corp | アクティブマトリクス液晶表示装置とその製造方法 |
| JP3316704B2 (ja) | 1993-06-10 | 2002-08-19 | 株式会社ニコン | 投影露光装置、走査露光方法、及び素子製造方法 |
| US5777703A (en) * | 1994-09-30 | 1998-07-07 | Sanyo Electric Co., Ltd. | Active matrix type liquid crystal display apparatus with a projection part in the drain line |
| JP3592419B2 (ja) * | 1995-12-21 | 2004-11-24 | 富士通ディスプレイテクノロジーズ株式会社 | 液晶表示パネル |
| KR100495794B1 (ko) | 1997-10-17 | 2005-09-28 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터 |
| JP2985838B2 (ja) | 1997-07-18 | 1999-12-06 | 日本電気株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| US6255130B1 (en) * | 1998-11-19 | 2001-07-03 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and a method for manufacturing the same |
| JP4796221B2 (ja) * | 1998-11-26 | 2011-10-19 | 三星電子株式会社 | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| KR100670057B1 (ko) | 1999-12-23 | 2007-01-17 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| JP4508354B2 (ja) | 2000-04-28 | 2010-07-21 | キヤノン株式会社 | 走査露光装置および走査露光方法 |
| JP4401551B2 (ja) | 2000-09-21 | 2010-01-20 | エーユー オプトロニクス コーポレイション | 液晶表示装置の製造方法、表示装置の製造方法、及び液晶表示装置 |
| JP4211250B2 (ja) * | 2000-10-12 | 2009-01-21 | セイコーエプソン株式会社 | トランジスタ及びそれを備える表示装置 |
| KR100643559B1 (ko) | 2000-12-04 | 2006-11-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR100469342B1 (ko) | 2001-07-11 | 2005-02-02 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| JP4346841B2 (ja) | 2001-08-01 | 2009-10-21 | シャープ株式会社 | 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法 |
| JP3831868B2 (ja) * | 2001-08-13 | 2006-10-11 | 大林精工株式会社 | アクティブマトリックス表示装置とその製造方法 |
| KR100740938B1 (ko) * | 2001-08-30 | 2007-07-19 | 삼성전자주식회사 | 레이저 조사 표지를 가지는 박막 트랜지스터 기판 |
| KR100840313B1 (ko) * | 2001-10-12 | 2008-06-20 | 삼성전자주식회사 | 광시야각 액정 표시 장치 및 그 기판 |
| KR100391157B1 (ko) | 2001-10-25 | 2003-07-16 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| KR100464208B1 (ko) | 2001-12-20 | 2005-01-03 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 및 그 구동방법 |
| US7463321B2 (en) * | 2002-01-15 | 2008-12-09 | Samsung Electronics Co., Ltd | Liquid crystal display and method for fabricating the display with openings in the protective layer and gate insulating layer |
| KR100859524B1 (ko) * | 2002-07-11 | 2008-09-22 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| US6920060B2 (en) | 2002-08-14 | 2005-07-19 | Intel Corporation | Memory device, circuits and methods for operating a memory device |
| TWI234043B (en) * | 2003-11-26 | 2005-06-11 | Hannstar Display Corp | Method of manufacturing liquid crystal display |
-
2003
- 2003-10-13 KR KR1020030071092A patent/KR100997968B1/ko active IP Right Grant
-
2004
- 2004-09-29 TW TW093129429A patent/TWI333693B/zh active
- 2004-09-29 US US10/954,524 patent/US7151279B2/en active Active
- 2004-10-12 CN CN2008101807703A patent/CN101447491B/zh active Active
- 2004-10-12 CN CNB2004100839272A patent/CN100514640C/zh active Active
- 2004-10-13 JP JP2004298534A patent/JP2005123620A/ja active Pending
-
2006
- 2006-12-18 US US11/612,141 patent/US7408200B2/en active Active
-
2008
- 2008-05-13 US US12/119,707 patent/US7550329B2/en active Active
-
2009
- 2009-04-09 JP JP2009095173A patent/JP2009218604A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US7550329B2 (en) | 2009-06-23 |
| JP2005123620A (ja) | 2005-05-12 |
| US20080210943A1 (en) | 2008-09-04 |
| CN101447491B (zh) | 2011-04-27 |
| TWI333693B (en) | 2010-11-21 |
| CN1610111A (zh) | 2005-04-27 |
| TW200522364A (en) | 2005-07-01 |
| JP2009218604A (ja) | 2009-09-24 |
| KR20050035428A (ko) | 2005-04-18 |
| CN100514640C (zh) | 2009-07-15 |
| US20050104069A1 (en) | 2005-05-19 |
| US20070091220A1 (en) | 2007-04-26 |
| US7151279B2 (en) | 2006-12-19 |
| CN101447491A (zh) | 2009-06-03 |
| US7408200B2 (en) | 2008-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4977308B2 (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| US20070211188A1 (en) | Thin film transistor array panel | |
| JP2009218604A (ja) | 薄膜トランジスタ表示板の製造方法 | |
| US8730418B2 (en) | Array substrate and method for manufacturing the same | |
| KR20110021586A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101383703B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR101006436B1 (ko) | 표시 장치용 박막 트랜지스터 표시판 | |
| KR101090246B1 (ko) | 박막 트랜지스터 표시판 | |
| KR101006435B1 (ko) | 노광 마스크, 이를 포함하는 노광 장치 및 이를 이용한표시 장치용 표시판의 제조 방법 | |
| KR20050014060A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR100973806B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR101133754B1 (ko) | 액정 표시 장치 | |
| KR20040097517A (ko) | 박막 트랜지스터 기판 | |
| KR20050000129A (ko) | 액정 표시 장치 | |
| KR20050063016A (ko) | 다중 도메인 박막 트랜지스터 표시판 및 이를 포함하는액정 표시 장치 | |
| KR20060019819A (ko) | 액정 표시 장치 | |
| KR101054337B1 (ko) | 표시 장치용 박막 트랜지스터 표시판 | |
| KR100956342B1 (ko) | 박막 트랜지스터 기판 | |
| KR100980011B1 (ko) | 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판 | |
| KR100951354B1 (ko) | 박막 트랜지스터 표시판 | |
| KR20050082666A (ko) | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 | |
| KR20060016502A (ko) | 액정 표시 장치, 색필터 표시판 및 그 제조 방법 | |
| KR20060020892A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20050102442A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20050008878A (ko) | 박막 트랜지스터 표시판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141030 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171101 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181101 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191028 Year of fee payment: 10 |