JPS60192369A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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JPS60192369A
JPS60192369A JP4762384A JP4762384A JPS60192369A JP S60192369 A JPS60192369 A JP S60192369A JP 4762384 A JP4762384 A JP 4762384A JP 4762384 A JP4762384 A JP 4762384A JP S60192369 A JPS60192369 A JP S60192369A
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JP
Japan
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drain
electrode
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thin film
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JP4762384A
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English (en)
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Ichiro Yamashita
一郎 山下
Mamoru Takeda
守 竹田
Tatsuhiko Tamura
達彦 田村
Hiroaki Kamiura
上浦　宏明
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

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  • Ceramic Engineering (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は液晶表示デバイスのアクティブマトリクス駆動
に用いられる薄膜トランジスタに関する。
従来例の構成とその問題点 アモルファスシリコン、ＣｄＳｅなどの半導体薄３・・
　〕 膜を利用する薄膜トランジスタはマトリクスアドレス形
の多素子表示デバイス、とくに液晶表示デバイスのクロ
ストーク防止用として注目を集めている。第１図は薄膜
トランジスタを用いたアクティブマトリクス駆動液晶パ
ネルの等価回路を示したもので、１は薄膜トランジスタ
、２は液晶の１絵素を代表する液晶セル容量である。ｘ
ｌ、ｘ２などは走査ライン、Ｙｌ、Ｙ２などは信号ライ
ンである。各薄膜トランジスタ１のゲート電極は走査ラ
インに接続され、ドレイン電極は信号ラインに接続され
、ソース電極は液晶絵素の一端に接続される。液晶絵素
の他端は対抗電極（接地されている）に接続される。第
２図は薄膜トランジスタの平面形状の従来例である。ゲ
ート電極３は走査ラインｘ１　と共通のパターンで形成
され、その上にゲート絶縁膜４．半導体膜５、及びソー
ス電極６．ドレイン電極７がこの順に積層されている。
ドレイ４極了は信号ラインＹ１　と共通のパターンで形
成される。従って走査ラインは共通ゲート電極となり、
信号ラインは共通ドレイン電極となる。ソース電極およ
びドレイン電極がゲート電極３．半導体膜６と共通に重
なる部分がそれぞれソースコンタクト８．ドレインコン
タクト９となる。ソース電極６は絵素電極１ｏと接続さ
れる。１１は層間絶縁膜である。第３図は上記トランジ
スタの断面構造を示しており、１２はガラスなどの絶縁
基板である。
さて第１図により薄膜トランジスタの働きを説明する。
各走査ラインには順次時間的に重なることなく選択パル
スが印加される。特定の走査ライン例えばｘｌが選択状
態のとき　（他のすべての走査ラインは非選択）これに
接続される一連のトランジスタが導通となり、それらに
接続された各液晶セルに、対応する信号ラインの電圧が
印加される。ｘｌが非選択に切シ換ると」二記トランジ
スタは非導通となるので上記液晶セルに印加された電圧
は理想的には次にｘｌが選択される寸で前回の値を保持
する。このように、第１図の構成の表示パネルでは必要
々信号電圧を正確に各液晶セルに伝達することが出来る
のでクロストークがなくか５６′ン つコントラスト比の大きい表示が可能である。
ところが実際にはトランジスタに附ずいする寄生容量の
影響のために、信号ラインの電圧が液晶セルに正確に伝
達されないという問題がある。
すなわち、液晶セルの容量をＣＬｃ１トランジスタのソ
ース・ゲート間寄生容量ＣＧ５１選択ラインの選択パル
スの波高値を■Ｇ１信号ラインの電圧をＶＤとすると、
トランジスタが選択から非選択に切り換ったときのトラ
ンジスタのソース電圧Ｖｓ　（液晶セルに印加される電
圧に等しい）は、選択パルスの立ち下がりの過度現象の
影響を受けてとなり、理想値ＶＤからずれる。このずれ
を減少させるために、液晶セルに並列に蓄積容量を設け
て等何曲にＣＬｃ　を大きくするという方法がとられて
いるが、これはプロセスの複雑化を伴う。また、ＣＧｓ
　はソース電極とゲート電極の重なる部分の面積に比例
するので、ＣＧｓ　を減らすためにトランジスタのチャ
ネル幅（第２図中にＷで示し６ベン た部分）を短かくすることが考えられるが、それは導通
時のソースドレイン間コンダクタンス（Ｗ／Ｌに比例、
Ｌは第２図中に示したチャネル長）を低下させるので、
選択時の液晶セルへの信号充電速度の低下をもたらし、
好ましくない。
発明の目的 本発明の目的は、導通時のソースドレイン間の抵抗を増
加させることなく寄生容量ＣＧｓ　を小さクシ、もって
信号電圧を正確に液晶セルに伝達することを可能にした
薄膜トランジスタの構造を提供することにある。
発明の構成 本発明の薄膜トランジスタは、絶縁基板上に、ゲート電
極、ゲート絶縁膜、半導体膜、ソース電極、ドレイン電
極がこの順序で形成され、そのドレインコンタクトが、
チャネル長に相当する間隔をへだててソースコンタクト
を少くとも部分的に包み込むごとく形成されることを特
徴としている。
ここでソースコンタクトはソース電極のうち平面的に見
てゲート電極と半導体膜に重なった部分を７ペーン 意味し、ドレインコンタクトは、ドレイン電極のうちゲ
ート電極と半導体膜に重なった部分を意味する。本構成
によれば、ソースコンタクトの大きさが従来通りの場合
には実効的なチャネル幅を大きくとることが出来るし、
逆に従来と同じＷ／Ｌ比をより小さなソースコンタクト
面積で実現することが出来るので、寄生容量ＣＧｓ　を
減少させることが可能となる。
実施例の説明 第４図ａ　＝　ｄに本発明の実施例のいくつかをあげる
。図面をわかりやすくするためゲート絶縁膜。
絵素電極々どけ省略しである。第２図と比較すれば、ソ
ースコンタクト８０面積が小さくても実効チャネル幅Ｗ
を大きくすることが出来るという本発明の詳細な説明す
るまでもなく明らかであろう。
これらの実施例かられかるように、本発明は、とくに厳
しいマスクルールを必要とせず、また単に構成膜の形状
を変えるだけなのでプロセスステップの増加もない。
また第４図ｄの例は、ドレインコンタクトを共通ゲート
電極（走査ライン）及び共通ドレイン電極（信号ライン
）土に設けたものである。走査及び信号ラインは元来必
要々ものであるから、このような構成をとれば、トラン
ジスタを作るのに新たに必要と々る面積が小さくてすみ
、それだけ絵素面積を大きくすることが出来るので、表
示デバイスの開口率が向上するという附すい的な効果が
ある。薄膜トランジスタの構成として第３図に示したも
ののほか、さらに半導体膜の上に絶縁被覆膜を含むもの
がある。第５図はその断面構造を第３図と比較して示し
たも（・）で１３が絶縁被覆膜である。このような構造
の場合、絶縁被覆膜の開口部がソースコンタクト８及び
ド［ツインコンタクト９になる。第６図はこのような構
成の薄膜トランジスタに対し本発明を適用した一例であ
る。ここでもゲート絶縁膜４は図面をわかりやすくする
ため省いた。ソースコンタクト８．ドレインコンタクト
９が絶縁被覆膜１３の開口部で決められるという点を除
いて第６図の例は第４図と類似している。なお第５図あ
るいは第６図に示した例では、９ベーン ゲート絶縁膜、半導体膜及び絶縁被覆膜は、１回の真空
工程の中で連続的にプラズマＣＶＤ法により堆積させて
形成したものである。さらにゲート絶縁膜と絶縁被覆膜
は窒化シリコン、半導体膜はアモルファスシリコンより
成る。
このように３つの層を連続して形成することは、界面が
汚れることによる悪影響をさけることが出来るのでより
優れたトランジスタ特性を得ることが出来る。
発明の効果 以上詳述したように、本発明による薄膜トランジスタは
ドレインコンタクトが、チャネル長りに相当する間隔を
へたててソースコンタクトを少くとも部分的に包み込む
ごとく形成することを特徴とするもので、これによりト
ランジスタが導通時のソースドレイン間コンダクタンス
（Ｗ／Ｌに比例）を低下させることなくソースコンタク
トの面積を縮小することが出来るので、ゲートソース間
寄生容量が小さくなり、従って液晶セルを駆動するに際
し、より正確な信号電圧を液晶セルに伝達１ｏへ。
することを可能にする。さらに本発明は製造上の制約例
えばマスクルールの縮小化や、マスク数。
プロセス数の増加などの必要は全くなく容易に実施可能
であるほか、第４図ｄの例に示したように従来と同等の
駆動能力を持つトランジスタをより小さな面積に作り込
むことが出来て表示デバイスの開口率の向上にも役立つ
という効果も生ずるなどその実用上の価値は大きい。
【図面の簡単な説明】
第１図はアクティブマ）　ＩＪクス方式表示デバイスの
等価回路図、第２図は従来の薄膜トランジスタの平面図
、第３図は従来の薄膜トランジスタの断面図、第４図ａ
　−ｄは本発明による薄膜トランジスタの実施例の平面
図、第５図は従来の薄膜トランジスタの他の構造の断面
図、第６図は第５図の薄膜トランジスタに本発明を適用
した一実施例を示す平面図である。 １・・・・・・薄膜トランジスタ、２・・・・・液晶セ
ル容ｉｔ、３・・・・・ゲート電極、４・・・・ゲート
絶縁膜、５・山・半導体膜、６・・・・ソース電極、７
・・・・・・ドレイン電１１ベン 極、８・・・・ソースコンタクト、９　・・・・ドレイ
ンコンタクト、１０・・・・絵素電極、１２・・・・・
・絶縁基板、１３・・・・・絶縁被覆膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ：　１　； 、１　１ 第４図 （ｃｌ／）　（ｂｌ （［Ｊ　（ｄＪ Ｙ／ 対　７ 、／−６ ｑ　１　ｑ：　ｓ ｗ　ｗ　番　６ 第５図 ＋Ｉ　＼　Ｉ　Ｉ　ゝり　−

Claims (5)

    【特許請求の範囲】
  1. （１）絶縁基板上に、ゲート電極、ゲート絶縁膜。 半導体膜、ソース電極、ドレイン電極がこの順序で形成
    され、前記ソース電極、ドレイン電極は前記ゲート電極
    と前記半導体膜とに平面的に重なった領域としてのソー
    スコンタクト、ドレインコンタクトを含み、前記ドレイ
    ンコンタクトが、チャネル長に相当する間隔をへだてて
    前記ソースコンタクトを少くとも部分的に包み込むごと
    く形成されたことを特徴とする薄膜トランジスタ。
  2. （２）　ソースコンタクトが多角形９円弧、だ円弧。 およびそれらを組み合わせた平面形状を有する特許請求
    の範囲第１項記載の薄膜トランジスタ。
  3. （３）絶縁基板上に、ゲート電極、ゲート絶縁膜。 半導体膜、絶縁被覆膜、ソース電極、ドレイン電極がこ
    の順序で形成され、前記絶縁被覆膜は前記半導体膜と平
    面的に重なる部分においてソースフ２ベン ンタクト、及びドレインコンタクトに相当する開口部を
    有し、前記ドレインコンタクトが、チャネル長に相当す
    る間隔をへだてて前記ソースコンタクトを少くとも部分
    的に包み込むごとく形成されたことを特徴とする薄膜ト
    ランジスタ。
  4. （４）前記ソースコンタクトが多角形円弧、だ円弧ある
    いはそれらを組合わせた平面形状を有する特許請求の範
    囲第３項記載の薄膜トランジスタ。
  5. （５）前記ゲート絶縁膜及び前記絶縁被覆膜がともに窒
    化シリコンより成り、前記半導体膜がアモルファスシリ
    コンであって、かつこの３つの膜が１回の真空工程の中
    で連続的に堆積されることを特徴とする特許請求の範囲
    第３項記載の薄膜トランジスタ。
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