JPH02216870A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH02216870A JPH02216870A JP3884489A JP3884489A JPH02216870A JP H02216870 A JPH02216870 A JP H02216870A JP 3884489 A JP3884489 A JP 3884489A JP 3884489 A JP3884489 A JP 3884489A JP H02216870 A JPH02216870 A JP H02216870A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 21
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶平面デイスプレィの画素駆動素子等に
用いられる薄膜トランジスタの構造に関するものである
。
用いられる薄膜トランジスタの構造に関するものである
。
＠５図は例えば特開昭６０−１６０１７３号公報に示さ
れた従来の薄膜トランジスタを、アクティブマトリック
ス型液晶デイスプレィの画素駆動素子として利用した場
合の単位画素の平面図である。図において、（２）はゲ
ート電極、（４）はａ−３ｉ等の半導体層、（５）はソ
ース電極、（６）はドレイン電極、（１００）は画素電
極である。第５図の薄膜トランジスタのＡ−Ａ線断面図
を第６図に示す。図において、（１）は絶縁基板、（３
）はゲート絶縁層、（７）は保護膜、（８）は遮光膜で
ある。第７図は、従来の薄膜トランジスタの側倒で、図
において、（５１）、 （ｓｌ）はｎ”−ａ−５ｉ等の
電極コンタクト層である。
れた従来の薄膜トランジスタを、アクティブマトリック
ス型液晶デイスプレィの画素駆動素子として利用した場
合の単位画素の平面図である。図において、（２）はゲ
ート電極、（４）はａ−３ｉ等の半導体層、（５）はソ
ース電極、（６）はドレイン電極、（１００）は画素電
極である。第５図の薄膜トランジスタのＡ−Ａ線断面図
を第６図に示す。図において、（１）は絶縁基板、（３
）はゲート絶縁層、（７）は保護膜、（８）は遮光膜で
ある。第７図は、従来の薄膜トランジスタの側倒で、図
において、（５１）、 （ｓｌ）はｎ”−ａ−５ｉ等の
電極コンタクト層である。
次に動作について説明する。
ソース電極（５）とドレイン電極（６）の間に適当な電
圧が印加されている場合、ゲート電極（２）に印加され
る電圧がある閾値以下であれば、電界効果によって半導
体層（４）中に誘起される電荷は、電気伝導にほとんど
寄与せず、ソース電極（５）とドレイン電極（６）の間
には、わずかな電流しか流れない。この時、薄膜トラン
ジスタは非動作状態にある。ゲート電極（２）に印加さ
れる電圧がある閾値を越えて大きくなると、半導体層（
４）中に誘起される電荷の電気伝導への寄与が大きくな
り、ソース電極（６）とドレイン電極（６）間に多量の
電流が流れる。この時、薄膜トランジスタは動作状態に
ある。
圧が印加されている場合、ゲート電極（２）に印加され
る電圧がある閾値以下であれば、電界効果によって半導
体層（４）中に誘起される電荷は、電気伝導にほとんど
寄与せず、ソース電極（５）とドレイン電極（６）の間
には、わずかな電流しか流れない。この時、薄膜トラン
ジスタは非動作状態にある。ゲート電極（２）に印加さ
れる電圧がある閾値を越えて大きくなると、半導体層（
４）中に誘起される電荷の電気伝導への寄与が大きくな
り、ソース電極（６）とドレイン電極（６）間に多量の
電流が流れる。この時、薄膜トランジスタは動作状態に
ある。
非動作時の電流（リーク電流）は、半導体層の抵抗やソ
ース・ドレイン接合部の状態等を鋭敏に反映する。また
、いわゆるパンチスルー、寄生バイポーラトランジスタ
動作や、ソース・ドレイン近傍での電界集中によるソフ
トブレイクダウン等の出現は、リーク電流の大幅な増加
をもたらす。
ース・ドレイン接合部の状態等を鋭敏に反映する。また
、いわゆるパンチスルー、寄生バイポーラトランジスタ
動作や、ソース・ドレイン近傍での電界集中によるソフ
トブレイクダウン等の出現は、リーク電流の大幅な増加
をもたらす。
従来の薄膜トランジスタにおいて、ソース・ドレイン電
極は、例えば、第５図に示したように、半導体層と接す
る部分が、直線と直角とから構成されるような平面形状
をもつことが多かった。
極は、例えば、第５図に示したように、半導体層と接す
る部分が、直線と直角とから構成されるような平面形状
をもつことが多かった。
〔発明が解決しようとする課題〕
従来の薄膜トランジスタは、以とのように構成されてい
るので、ソース・ドレイン電極接合部での半導体中の電
界分布が急浚になり、特にソース・ドレイン電極コーナ
部での電界集中は、インパクトイオン化によるブレイク
ダウン電流の原因となっていた。そのため、高いドレイ
ン電圧印加時にはリーク電流が極端に増加するなどの問
題があった。
るので、ソース・ドレイン電極接合部での半導体中の電
界分布が急浚になり、特にソース・ドレイン電極コーナ
部での電界集中は、インパクトイオン化によるブレイク
ダウン電流の原因となっていた。そのため、高いドレイ
ン電圧印加時にはリーク電流が極端に増加するなどの問
題があった。
また、上記のソース・ドレイン電極コーナ部での電界集
中により、薄膜トラン゛ジスタのゲート絶縁耐圧が低下
する等の問題があった。
中により、薄膜トラン゛ジスタのゲート絶縁耐圧が低下
する等の問題があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、動作状態の特性を劣化させることなしに、
高いドレイン電圧印加時のリーク電流の増加を抑制でき
、かつゲート絶縁耐圧の高い薄膜トランジスタを従来と
同様の工程で得ることを目的とする。
れたもので、動作状態の特性を劣化させることなしに、
高いドレイン電圧印加時のリーク電流の増加を抑制でき
、かつゲート絶縁耐圧の高い薄膜トランジスタを従来と
同様の工程で得ることを目的とする。
この発明に係る薄膜トランジスタは、ソース・ドレイン
電極の平面形状を、半導体層と接触する部分のチャネル
側を、鈍角、或いは、ゆるやかな曲線と直線から構成し
たものである。
電極の平面形状を、半導体層と接触する部分のチャネル
側を、鈍角、或いは、ゆるやかな曲線と直線から構成し
たものである。
この発明における薄膜トランジスタは、半導体上のソー
ス・ドレイン電極の直角、或いは、鋭角部における電界
集中がないので、高いドレイン電圧下でのインパクトイ
オン化によるリーク電流の増加を抑制できる。また、ゲ
ート絶縁耐圧の増加が図れる。
ス・ドレイン電極の直角、或いは、鋭角部における電界
集中がないので、高いドレイン電圧下でのインパクトイ
オン化によるリーク電流の増加を抑制できる。また、ゲ
ート絶縁耐圧の増加が図れる。
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例による薄膜トランジスタの平
面図である。
図は、この発明の一実施例による薄膜トランジスタの平
面図である。
本実施例による薄膜トランジスタの断面構造は、第７図
に示した従来例の薄膜トランジスタ断面図と同様である
。半導体層（４）としては、ＲＦプラズマＣＶＤ法で形
成したａ−５ｊ：Ｈを用い、コンタクト層として、やは
り、ＲＦプラズマＣＶＤ法で形成したｎ”−ａ−５ｉ：
Ｈを用いた。
に示した従来例の薄膜トランジスタ断面図と同様である
。半導体層（４）としては、ＲＦプラズマＣＶＤ法で形
成したａ−５ｊ：Ｈを用い、コンタクト層として、やは
り、ＲＦプラズマＣＶＤ法で形成したｎ”−ａ−５ｉ：
Ｈを用いた。
ドレイン電極（６）の半導体層（４）と接する部分のチ
ャネル側の平面形状が従来例では、直角部を有していた
のに対し、本実施例では、曲率半径Ｒの丸みをもつよう
にした。ξこで、Ｒはチャネル長しと同程度の大きさに
した。
ャネル側の平面形状が従来例では、直角部を有していた
のに対し、本実施例では、曲率半径Ｒの丸みをもつよう
にした。ξこで、Ｒはチャネル長しと同程度の大きさに
した。
基本的な薄膜トランジスタの動作は、従来例と同じであ
る。しかし、高いドレイン電圧印加時において、従来例
で見られていたリーク電流の増加が少なく、又、ゲート
電圧に対する絶縁耐圧が大幅に向上した。これらは、ド
レイン電極近傍の半導体層中での電界集中が緩和さ゛れ
たことによる。
る。しかし、高いドレイン電圧印加時において、従来例
で見られていたリーク電流の増加が少なく、又、ゲート
電圧に対する絶縁耐圧が大幅に向上した。これらは、ド
レイン電極近傍の半導体層中での電界集中が緩和さ゛れ
たことによる。
尚、上記実施例では、従来例第７図の断面構造と同じ構
造の薄膜トランジスタについて示したが、従来例第６図
の如き断面構造をもつものについても、本発明は適用で
きる。
造の薄膜トランジスタについて示したが、従来例第６図
の如き断面構造をもつものについても、本発明は適用で
きる。
さらに、第２図に示したように、半導体層と接するソー
ス・ドレイン電極両方のコーナ一部を直線と鈍角により
構成し、チャネル長しと同程度以上の曲率半径Ｒが近似
的に得られるようにしたものもほぼ同様の効果を奏する
。この時、近似的に得られる曲線の曲率半径Ｒが、チャ
ネル長しと同程度以上であるためには一１誤平面形状を
構成する任意の隣り合う鈍角θｉとθｉ＋、の間の距離
ｌが、を満たす必要がある。また、鈍角は全て、直角に
比して十分大きな角とすることが望ましい。
ス・ドレイン電極両方のコーナ一部を直線と鈍角により
構成し、チャネル長しと同程度以上の曲率半径Ｒが近似
的に得られるようにしたものもほぼ同様の効果を奏する
。この時、近似的に得られる曲線の曲率半径Ｒが、チャ
ネル長しと同程度以上であるためには一１誤平面形状を
構成する任意の隣り合う鈍角θｉとθｉ＋、の間の距離
ｌが、を満たす必要がある。また、鈍角は全て、直角に
比して十分大きな角とすることが望ましい。
また、この発明は、第３図に平面図を、第４図にそのＢ
−Ｂ線断面図を示したように、半導体層（４）形成後、
いわゆるエツチングストッパーとして絶縁膜（９）を形
成し、その後に、フンタクトＩ （５１）（６１）、ソ
ース・ドレイン電極（５）、（６）を順次形成した構造
の薄膜トランジスタについても適用できる。
−Ｂ線断面図を示したように、半導体層（４）形成後、
いわゆるエツチングストッパーとして絶縁膜（９）を形
成し、その後に、フンタクトＩ （５１）（６１）、ソ
ース・ドレイン電極（５）、（６）を順次形成した構造
の薄膜トランジスタについても適用できる。
また、ソース・ドレイン電極が、半導体層（４）の形成
前に形成されるいわゆる正スタガー構造の薄膜トランジ
スタについても、この発明の適用が可能であることは言
うまでもない。
前に形成されるいわゆる正スタガー構造の薄膜トランジ
スタについても、この発明の適用が可能であることは言
うまでもない。
以上のように、この発明によれば、ソース・ドレイン電
極における半導体層と直接又はコンタクト層を介して接
する部分の平面形状を、鈍角、或いはゆるやかな曲線と
直線から構成したので、従来の薄膜トランジスタの製造
工程を変えることなしにリーク電流の増加を抑制でき、
しかも、ゲート電圧に対する絶縁耐圧を増大させる事が
できるため、特性の良い薄膜トランジスタを高歩留りで
得られる効果がある。
極における半導体層と直接又はコンタクト層を介して接
する部分の平面形状を、鈍角、或いはゆるやかな曲線と
直線から構成したので、従来の薄膜トランジスタの製造
工程を変えることなしにリーク電流の増加を抑制でき、
しかも、ゲート電圧に対する絶縁耐圧を増大させる事が
できるため、特性の良い薄膜トランジスタを高歩留りで
得られる効果がある。
第１図はこの発明の一実施例による薄膜トランジスタを
示す平面図、第２図はこの発明の他の実施例によるソー
ス・ドレイン電極形状の構成方法を説明する説明図、第
３図はこの発明のさらに他の実施例による薄膜トランジ
スタを示す平面図、第４図はそのＢ−Ｂ線断面図、第５
図は従来の薄膜トランジスタを示す平面図、第６図はそ
のＡ−Ａ線断面図、第７図は従来の薄膜トランジスタの
他の構造を示す断面図である。 図において、（１）は絶縁基板、（２）はゲート絶縁層
、（３）はゲート絶縁層、（４）は半導体層、（５）は
ソース電極、（６）はドレイン電極、（７）は保護膜、
（８）は遮光膜、（５１）、 （６１）はコンタクト膜
、（Ｉｏｏ）は画素電極である。 尚、図中、同一符号は同一、又は相当部分を示す。
示す平面図、第２図はこの発明の他の実施例によるソー
ス・ドレイン電極形状の構成方法を説明する説明図、第
３図はこの発明のさらに他の実施例による薄膜トランジ
スタを示す平面図、第４図はそのＢ−Ｂ線断面図、第５
図は従来の薄膜トランジスタを示す平面図、第６図はそ
のＡ−Ａ線断面図、第７図は従来の薄膜トランジスタの
他の構造を示す断面図である。 図において、（１）は絶縁基板、（２）はゲート絶縁層
、（３）はゲート絶縁層、（４）は半導体層、（５）は
ソース電極、（６）はドレイン電極、（７）は保護膜、
（８）は遮光膜、（５１）、 （６１）はコンタクト膜
、（Ｉｏｏ）は画素電極である。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）基板上に形成された半導体層が、直接に、或いは
コンタクト層を介してソース・ドレイン電極と接する薄
膜トランジスタにおいて、上記ソース・ドレイン電極の
平面形状の上記半導体層と接する部分のうち、薄膜トラ
ンジスタのチャネル側の部分が、鈍角、或いはゆるやか
な曲線と直線から構成されていることを特徴とする薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3884489A JPH02216870A (ja) | 1989-02-16 | 1989-02-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3884489A JPH02216870A (ja) | 1989-02-16 | 1989-02-16 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216870A true JPH02216870A (ja) | 1990-08-29 |
Family
ID=12536507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3884489A Pending JPH02216870A (ja) | 1989-02-16 | 1989-02-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072135A (ja) * | 2003-08-21 | 2005-03-17 | Nec Lcd Technologies Ltd | 液晶表示装置及び薄膜トランジスタの製造方法 |
| JP2012004552A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861655A (ja) * | 1981-10-08 | 1983-04-12 | Nissan Motor Co Ltd | 半導体装置 |
| JPS58101462A (ja) * | 1981-12-11 | 1983-06-16 | Hitachi Ltd | 半導体装置 |
| JPS604263A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | Ｍｏｓ電界効果半導体装置 |
| JPS60192369A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
-
1989
- 1989-02-16 JP JP3884489A patent/JPH02216870A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861655A (ja) * | 1981-10-08 | 1983-04-12 | Nissan Motor Co Ltd | 半導体装置 |
| JPS58101462A (ja) * | 1981-12-11 | 1983-06-16 | Hitachi Ltd | 半導体装置 |
| JPS604263A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | Ｍｏｓ電界効果半導体装置 |
| JPS60192369A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072135A (ja) * | 2003-08-21 | 2005-03-17 | Nec Lcd Technologies Ltd | 液晶表示装置及び薄膜トランジスタの製造方法 |
| US7460190B2 (en) | 2003-08-21 | 2008-12-02 | Nec Lcd Technologies, Ltd. | LCD device including a TFT for reducing leakage current |
| JP2012004552A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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