JP3802092B2 - 液晶表示装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、マスク枚数の削減プロセスを可能にした液晶表示装置に関し、特に、ゲートＡｌのラテラルヒロックによるゲート・ソース間及びゲート・ドレイン間のショートを防止することにより、歩留まりを向上した液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は小型、薄型、低消費電力などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が進んでいる。特に、スイッチング素子として、薄膜電界効果トランジスタ（以下、ＴＦＴと略す）を用いたアクティブマトリクス型は、線順次走査駆動により、原理的にデューティ比１００％のスタティック駆動をマルチプレクス的に行うことができ、高精細、高コントラスト比の動画表示を可能にしている。
【０００３】
アクティブマトリクス型液晶表示装置は、基板上に複数形成された液晶駆動用の画素電極にそれぞれＴＦＴを接続形成し、液晶層を介する対向位置に配された基板上の共通電極との対向部分で画素容量が形成され、各画素容量に異なる電圧を印加して保持させる構成になっている。液晶は各画素容量に形成された電界に従って配向状態が変化し、透過光を変調し、これらの変調光の巨視的な合成により、表示画面を作り出す。
【０００４】
図１はこのような液晶表示装置の表示画素部の平面図であり、図２は同じく断面図である。ガラスなどの透明な基板（１０）上には、ＴＦＴを覆う領域にＣｒの遮光層（１１）が形成されている。遮光層（１１）を覆う全面にはＳｉＯ2が積層されて層間絶縁層（１２）とされ、層間絶縁層（１２）上には、ＩＴＯにより画素電極（１３Ｐ）及び画素電極（１３Ｐ）の周辺にドレインライン（１３Ｌ）が形成されている。画素電極（１３Ｐ）とドレインライン（１３Ｌ）の互いに近接された部分はそれぞれソース及びドレイン電極（１３Ｓ，１３Ｄ）とされている。ドレインライン（１３Ｌ）に交差する方向には、下層にａ−Ｓｉ（１４）とＳｉＮXのゲート絶縁層（１５）を配したゲートライン（１６Ｌ）が形成され、一部がゲート電極（１６Ｇ）としてソース及びドレイン電極（１３Ｓ，１３Ｄ）上に乗せられてＴＦＴを構成している。また、ａ−Ｓｉ（１４）と、ソース及びドレイン電極（１３Ｓ，１３Ｄ）との間には、Ｎ+型にドーピングされたａ−Ｓｉ（１４Ｎ）が介在され、ＴＦＴのオーミックコンタクトを形成している。
【０００５】
ここで挙げた構造はゲート電極（１６Ｇ）をａ−Ｓｉ（１４）よりも上層に配した正スタガー型であり、このようなＴＦＴのアレイ基板は、第１に、遮光層（１１）を形成するＣｒのエッチング工程、第２に、ソース・ドレイン電極配線（１３）を形成するＩＴＯのエッチング工程、第３に、ゲート電極配線（１６）及びＴＦＴを形成するＡｌ、ａ−Ｓｉ及びＳｉＮXのエッチング工程の合計３回のフォトエッチ工程により製造される。
【０００６】
【発明が解決しようとする課題】
このように正スタガー型ＴＦＴを用いたＴＦＴアレイ基板は、３回のフォトリソグラフィー工程で製造が可能であるため、製造コストが低い。しかし、ゲート絶縁層（１５）がゲート電極配線（１６）と同じパターンに形成されているため、以下のような問題を招いていた。
【０００７】
まず、ソース・ドレイン電極配線（１３）が露出されているため、ゲート絶縁層（１５）を挟んだ上層のゲート電極配線（１６）との交差部では、ゲート絶縁層（１５）の膜厚分の離間によって絶縁されているのみとなっている。一方、ゲート電極配線（１６）の材料としては、低抵抗のＡｌが適しているが、Ａｌは耐熱性が低く、棒状に突起した、いわゆるヒロックが生じる。ヒロックは高温工程により更に成長し、１μｍにもなる。一方、ゲート絶縁層（１５）の膜厚は０．３〜０．５μｍ程度であるため、ゲート電極配線（１６）のＡｌパターンの側壁から横方向へヒロック（ラテラルヒロック）が生じた場合、ゲート絶縁層（１５）の膜厚分の離間だけでは防ぎ切れず、ラテラルヒロックが下層のソース・ドレイン電極配線（１３）にまで達することが起こる。
【０００８】
特に、ＴＦＴアレイ基板と対向基板との間隙には、基板間距離を一定に保つために、フィラーが散布されているが、このフィラーがラテラルヒロックの発生部分に当ると、物理的にラテラルヒロックが下層のソース・ドレイン電極配線（１３）に押しつけられ、ゲート・ソース間及びゲート・ドレイン間のショートにつながる。このようなゲート・ソース間のショートは点欠陥となり、ゲート・ドレイン間のショートは線欠陥となって表示品位を悪化させる。
【０００９】
このようなＡｌのヒロックは、１５０℃以上になると発生するが、現行製造プロセスでは、ゲート電極配線（１６）の形成以降、配向膜となるポリイミドの成膜工程、及び、パッシベーション膜の成膜などで、２００℃程度の工程があり、ヒロックの発生は避けられない。
一方、このようなヒロックの発生を抑える方法として、Ａｌの薄膜化がある。即ち、ゲート電極配線（１６）を成すＡｌの膜厚を５００Å以下とすることにより、ヒロックを無くすことができる。この場合、３０００Å膜厚のＭｏなどとの積層構造を取ることにより、断線対策とするが、比抵抗でＭｏはＡｌの５倍程度あり、配線抵抗の点で大型化には不向きである。
【００１０】
【課題を解決するための手段】
本発明はこの課題を解決するために成されたもので、
基板上に複数形成された液晶駆動用の画素電極と、該各画素電極の間に形成されたドレインラインと、前記画素電極の一部であるソース電極と、前記ドレインラインの一部であるドレイン電極と、前記画素電極の間で前記ドレインラインに交差して形成されたゲートラインと、前記ソース電極と前記ドレイン電極上に半導体層、絶縁層、及び、前記ゲートラインと一体のゲート電極が同一形状で積層されてなる薄膜トランジスタとを有する液晶表示装置において、
前記ゲートライン及び前記ゲート電極はＡｌにＮｄを少量含有した合金により形成されている構成とした。
【００１１】
【作用】
本発明の構成で、ゲート電極配線の形成材料として、Ｎｄを少量含有したＡｌを用いることにより、耐熱性が高まり、高温工程においてもヒロックの発生が抑えられる。このため、絶縁層をゲート電極配線と同じ形状にした構造で、ゲート電極配線とソース・ドレイン電極配線が交差する部分において、両電極配線が絶縁層の膜厚によって離間されたのみであっても、ヒロックによって両電極配線がショートすることが無くなる。
【００１２】
【実施例】
続いて、本発明の実施例を図１及び図２を参照しながら説明する。
ガラスなどの透明な基板（１０）上に、Ｃｒのスパッタリングとフォトエッチにより厚さ３０００Å程度の遮光層（１１）が形成ており、遮光層（１１）を覆う全面にはＣＶＤにより５０００ÅのＳｉＯ2が積層され、層間絶縁層（１２）とされている。遮光層（１１）は、ＴＦＴの形成予定の領域を覆っている。
【００１３】
層間絶縁層（１２）上には、スパッタリングによりＩＴＯを１５００Åの厚さに成膜し、フォトエッチにより液晶駆動用の画素電極（１３Ｐ）、画素電極（１３Ｐ）の周辺にドレインライン（１３Ｌ）、及び、画素電極（１３Ｐ）と一体のソース電極（１３Ｓ）、ドレインライン（１３Ｌ）と一体のドレイン電極（１３Ｄ）に形成されている。
【００１４】
画素電極（１３Ｐ）の周辺、ドレインライン（１３Ｌ）に交差する位置には、下層にａ−Ｓｉ（１４）及びＳｉＮXのゲート絶縁層（１５）を配したゲートライン（１６Ｌ）が形成され、一部がソース及びドレイン電極（１３Ｓ，１３Ｄ）上に乗せられて、ａ−Ｓｉ（１４）、ゲート絶縁層（１５）及びゲート電極（１６Ｇ）が同じパターンで積層されたＴＦＴを構成している。
【００１５】
ゲート電極（１６Ｇ）及びゲートライン（１６Ｌ）は、Ａｌに２ｗｔ．％のＮｄを含有させたＡｌ−Ｎｄ合金により形成されている。ａ−Ｓｉ及びＳｉＮXは プラズマＣＶＤにより真空を破ることなくそれぞれ３０００Å及び５０００Åの厚さに連続で成膜され、これに続いて、Ａｌ−Ｎｄがスパッタリングにより３０００Åの厚さに成膜され、これらの３層が、同じパターンのマスクを用いてエッチングされている。
【００１６】
ａ−Ｓｉ（１４）とソース電極（１３Ｓ）及びドレイン電極（１３Ｄ）との間にはＮ+ａ−Ｓｉ（１４Ｎ）が介在され、ＴＦＴのオーミック特性を得ている。Ｎ+ａ−Ｓｉ（１４Ｎ）は、スパッタリング時にＩＴＯに含有させた燐を、プラズマＣＶＤによりａ−Ｓｉを成膜する際に反応させて界面にＮ+型の薄膜を形成したものである。
【００１７】
本発明では、ゲート電極配線（１６）の材料としてＡｌに２ｗｔ．％のＮｄを含有させたＡｌ−Ｎｄ合金により形成している。Ａｌ−Ｎｄは耐熱性が高く、高温プロセスによってもヒロックが発生しにくい。このため、ａ−Ｓｉ（１４）とゲート絶縁層（１５）をゲート電極配線（１６）と同じパターンで形成して、コストを低下させた３枚マスク構造において、ゲート電極配線（１６）とドレイン電極配線（１３）が、ゲート絶縁層（１５）の膜厚による離間のみで交差する部分でも、ゲート電極配線（１６）のヒロックによって両電極配線（１３，１６）がショートすることがなくなる。
【００１８】
図３に、ゲート電極配線（１６）に各種のメタルを用い、ＴＦＴアレイ基板の完成後にベーキングを行って、ヒロックの発生数を調べた実験結果を示す。実験は、ゲートメタルとして本発明の厚さ３０００ÅのＡｌ−Ｎｄ（２ｗｔ．％）を用いた場合の、ヒロック密度を示した。また、比較例として純粋なＡｌ（ｐ−Ａｌ）を成膜直後にアニールを行ったものを用いた場合、及び、薄膜化Ａｌ（ｔ−Ａｌ）を使って厚さ５００Å／３０００ÅのＡｌ／Ｍｏを用いた場合も同様に示した。図のａ，ｂ，ｃのグラフはｐ−Ａｌについて成膜後のアニール温度をそれぞれ１８０℃、１９０℃ ２００℃にした場合を示している。図より、Ａｌ−Ｎｄは、３００℃以下では全くヒロックが発生せず、このような温度範囲内のプロセスでは、ゲート電極配線（１６）としてＡｌ−Ｎｄを用いることにより、ヒロックによるゲート・ソース間及びゲート・ドレイン間のショートはほぼ完全に防がれることがわかる。また、ｔ−Ａｌも同様にヒロックの発生が抑えられているが、前述の如く、配線抵抗の点で難があるため、特に大型化に対しては実用には不向きである。これに対して、ｐ−Ａｌは、ヒロックが発生しており、成膜後のアニール温度に依存して発生数が変化している。即ち、より高い温度でアニールを行うことによりグレインの生成が促進され、膜質が向上されてヒロックの発生数が減少する。しかし反面、ヒロックの成長をも促進することになり、ソース・ドレイン電極配線（１３）への到達確率が上昇するので、結果的には、ショートの減少にはつながらない。また特に、ヒロックの発生数を十分に減らすことでショートの発生確率を低下させるためには、Ａｌのアニール温度を相当に高くすることが要される。しかし、本願に係る構造においては、ゲートＡｌの成膜時にはａ−Ｓｉが既に形成されているので、アニール温度の上昇は、即、ａ−Ｓｉの劣化、あるいはＴＦＴの特性変化などを招くことになるので実用化は不可能である。
【００１９】
以上の考察より、ゲート電極配線（１６）の形成材料としてＡｌに２ｗｔ．％のＮｄを含有させたＡｌ−Ｎｄ合金を用いることにより、ａ−Ｓｉ（１４）とゲート絶縁層（１５）をゲート電極配線（１６）と同じパターンで形成して製造プロセスを削減した３枚マスク構造で、ゲート電極配線（１６）とドレイン電極配線（１３）が、ゲート絶縁層（１５）の膜厚分の離間のみで交差する部分においても、ヒロックによって両電極配線（１３，１６）がショートすることが無くなり、歩留まりが向上する。
【００２０】
【発明の効果】
以上の説明から明らかな如く、正スタガー型ＴＦＴを用いた液晶表示装置において、ゲート電極配線材料として、Ｎｄを含有したＡｌを用いて耐熱性を向上したことにより、ヒロックの発生が抑えられた。これにより、ゲート電極配線とソース・ドレイン電極配線が、ゲート電極配線と同一形状の絶縁層の膜厚分の離間のみで絶縁された構造において、ヒロックによる両電極配線の短絡が防がれ、歩留まりが向上した。
【図面の簡単な説明】
【図１】液晶表示装置の画素部の平面図である。
【図２】液晶表示装置の画素部の断面図である。
【図３】本発明の作用効果を示す特性図である。
【符号の説明】
１０ 基板
１１ 遮光層
１２ 層間絶縁膜
１３ ソース・ドレイン電極配線
１４ ａ−Ｓｉ
１５ ゲート絶縁層
１６ ゲート電極配線

Claims (2)

1. 基板上に複数形成された液晶駆動用の画素電極と、該各画素電極の間に形成されたドレインラインと、前記画素電極の一部であるソース電極と、前記ドレインラインの一部であるドレイン電極と、前記画素電極の間で前記ドレインラインに交差して形成されたゲートラインと、前記ソース電極と前記ドレイン電極上に半導体層、絶縁層、及び、前記ゲートラインと一体のゲート電極が同一形状で積層されてなる薄膜トランジスタとを有する液晶表示装置において、
   前記ゲートライン及び前記ゲート電極はＡｌにＮｄを少量含有した合金により形成されていることを特徴とする液晶表示装置。
2. 前記合金は、Ａｌに約２ｗｔ．％のＮｄが含有されていることを特徴とする請求項1 に記載の液晶表示装置。

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