JPH08160458A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH08160458A JPH08160458A JP30654994A JP30654994A JPH08160458A JP H08160458 A JPH08160458 A JP H08160458A JP 30654994 A JP30654994 A JP 30654994A JP 30654994 A JP30654994 A JP 30654994A JP H08160458 A JPH08160458 A JP H08160458A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode wiring
- drain
- liquid crystal
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 正スタガー型ＴＦＴを用いた液晶表示装置に
おいて、ゲート配線Ａｌのヒロックによるゲート・ソー
ス間及びゲート・ドレイン間のショートを防止し、歩留
まりを向上する。 【構成】 ゲート電極配線（１６）を高耐熱性のＡｌ−
Ｎｄ（２ｗｔ．％）合金により形成した構成である。こ
れにより、ゲート電極配線（１６）とソース・ドレイン
電極配線（１３）が、ゲート電極配線（１６）と同じパ
ターンで形成されたゲート絶縁層（１５）の膜厚分の離
間によってのみ絶縁された構造において、ヒロックによ
って両電極配線（１３，１６）がショートすることが無
くなる。
おいて、ゲート配線Ａｌのヒロックによるゲート・ソー
ス間及びゲート・ドレイン間のショートを防止し、歩留
まりを向上する。 【構成】 ゲート電極配線（１６）を高耐熱性のＡｌ−
Ｎｄ（２ｗｔ．％）合金により形成した構成である。こ
れにより、ゲート電極配線（１６）とソース・ドレイン
電極配線（１３）が、ゲート電極配線（１６）と同じパ
ターンで形成されたゲート絶縁層（１５）の膜厚分の離
間によってのみ絶縁された構造において、ヒロックによ
って両電極配線（１３，１６）がショートすることが無
くなる。
Description
【０００１】
【産業上の利用分野】本発明は、マスク枚数の削減プロ
セスを可能にした液晶表示装置に関し、特に、ゲートＡ
ｌのラテラルヒロックによるゲート・ソース間及びゲー
ト・ドレイン間のショートを防止することにより、歩留
まりを向上した液晶表示装置に関する。
セスを可能にした液晶表示装置に関し、特に、ゲートＡ
ｌのラテラルヒロックによるゲート・ソース間及びゲー
ト・ドレイン間のショートを防止することにより、歩留
まりを向上した液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜電界効果トランジスタ（以下、ＴＦＴと略す）を用い
たアクティブマトリクス型は、線順次走査駆動により、
原理的にデューティ比１００％のスタティック駆動をマ
ルチプレクス的に行うことができ、高精細、高コントラ
スト比の動画表示を可能にしている。
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜電界効果トランジスタ（以下、ＴＦＴと略す）を用い
たアクティブマトリクス型は、線順次走査駆動により、
原理的にデューティ比１００％のスタティック駆動をマ
ルチプレクス的に行うことができ、高精細、高コントラ
スト比の動画表示を可能にしている。
【０００３】アクティブマトリクス型液晶表示装置は、
基板上に複数形成された液晶駆動用の画素電極にそれぞ
れＴＦＴを接続形成し、液晶層を介する対向位置に配さ
れた基板上の共通電極との対向部分で画素容量が形成さ
れ、各画素容量に異なる電圧を印加して保持させる構成
になっている。液晶は各画素容量に形成された電界に従
って配向状態が変化し、透過光を変調し、これらの変調
光の巨視的な合成により、表示画面を作り出す。
基板上に複数形成された液晶駆動用の画素電極にそれぞ
れＴＦＴを接続形成し、液晶層を介する対向位置に配さ
れた基板上の共通電極との対向部分で画素容量が形成さ
れ、各画素容量に異なる電圧を印加して保持させる構成
になっている。液晶は各画素容量に形成された電界に従
って配向状態が変化し、透過光を変調し、これらの変調
光の巨視的な合成により、表示画面を作り出す。
【０００４】図１はこのような液晶表示装置の表示画素
部の平面図であり、図２は同じく断面図である。ガラス
などの透明な基板（１０）上には、ＴＦＴを覆う領域に
Ｃｒの遮光層（１１）が形成されている。遮光層（１
１）を覆う全面にはＳｉＯ2が積層されて層間絶縁層
（１２）とされ、層間絶縁層（１２）上には、ＩＴＯに
より画素電極（１３Ｐ）及び画素電極（１３Ｐ）の周辺
にドレインライン（１３Ｌ）が形成されている。画素電
極（１３Ｐ）とドレインライン（１３Ｌ）の互いに近接
された部分はそれぞれソース及びドレイン電極（１３
Ｓ，１３Ｄ）とされている。ドレインライン（１３Ｌ）
に交差する方向には、下層にａ−Ｓｉ（１４）とＳｉＮ
Xのゲート絶縁層（１５）を配したゲートライン（１６
Ｌ）が形成され、一部がゲート電極（１６Ｇ）としてソ
ース及びドレイン電極（１３Ｓ，１３Ｄ）上に乗せられ
てＴＦＴを構成している。また、ａ−Ｓｉ（１４）と、
ソース及びドレイン電極（１３Ｓ，１３Ｄ）との間に
は、Ｎ+型にドーピングされたａ−Ｓｉ（１４Ｎ）が介
在され、ＴＦＴのオーミックコンタクトを形成してい
る。
部の平面図であり、図２は同じく断面図である。ガラス
などの透明な基板（１０）上には、ＴＦＴを覆う領域に
Ｃｒの遮光層（１１）が形成されている。遮光層（１
１）を覆う全面にはＳｉＯ2が積層されて層間絶縁層
（１２）とされ、層間絶縁層（１２）上には、ＩＴＯに
より画素電極（１３Ｐ）及び画素電極（１３Ｐ）の周辺
にドレインライン（１３Ｌ）が形成されている。画素電
極（１３Ｐ）とドレインライン（１３Ｌ）の互いに近接
された部分はそれぞれソース及びドレイン電極（１３
Ｓ，１３Ｄ）とされている。ドレインライン（１３Ｌ）
に交差する方向には、下層にａ−Ｓｉ（１４）とＳｉＮ
Xのゲート絶縁層（１５）を配したゲートライン（１６
Ｌ）が形成され、一部がゲート電極（１６Ｇ）としてソ
ース及びドレイン電極（１３Ｓ，１３Ｄ）上に乗せられ
てＴＦＴを構成している。また、ａ−Ｓｉ（１４）と、
ソース及びドレイン電極（１３Ｓ，１３Ｄ）との間に
は、Ｎ+型にドーピングされたａ−Ｓｉ（１４Ｎ）が介
在され、ＴＦＴのオーミックコンタクトを形成してい
る。
【０００５】ここで挙げた構造はゲート電極（１６Ｇ）
をａ−Ｓｉ（１４）よりも上層に配した正スタガー型で
あり、このようなＴＦＴのアレイ基板は、第１に、遮光
層（１１）を形成するＣｒのエッチング工程、第２に、
ソース・ドレイン電極配線（１３）を形成するＩＴＯの
エッチング工程、第３に、ゲート電極配線（１６）及び
ＴＦＴを形成するＡｌ、ａ−Ｓｉ及びＳｉＮXのエッチ
ング工程の合計３回のフォトエッチ工程により製造され
る。
をａ−Ｓｉ（１４）よりも上層に配した正スタガー型で
あり、このようなＴＦＴのアレイ基板は、第１に、遮光
層（１１）を形成するＣｒのエッチング工程、第２に、
ソース・ドレイン電極配線（１３）を形成するＩＴＯの
エッチング工程、第３に、ゲート電極配線（１６）及び
ＴＦＴを形成するＡｌ、ａ−Ｓｉ及びＳｉＮXのエッチ
ング工程の合計３回のフォトエッチ工程により製造され
る。
【０００６】
【発明が解決しようとする課題】このように正スタガー
型ＴＦＴを用いたＴＦＴアレイ基板は、３回のフォトリ
ソグラフィー工程で製造が可能であるため、製造コスト
が低い。しかし、ゲート絶縁層（１５）がゲート電極配
線（１６）と同じパターンに形成されているため、以下
のような問題を招いていた。
型ＴＦＴを用いたＴＦＴアレイ基板は、３回のフォトリ
ソグラフィー工程で製造が可能であるため、製造コスト
が低い。しかし、ゲート絶縁層（１５）がゲート電極配
線（１６）と同じパターンに形成されているため、以下
のような問題を招いていた。
【０００７】まず、ソース・ドレイン電極配線（１３）
が露出されているため、ゲート絶縁層（１５）を挟んだ
上層のゲート電極配線（１６）との交差部では、ゲート
絶縁層（１５）の膜厚分の離間によって絶縁されている
のみとなっている。一方、ゲート電極配線（１６）の材
料としては、低抵抗のＡｌが適しているが、Ａｌは耐熱
性が低く、棒状に突起した、いわゆるヒロックが生じ
る。ヒロックは高温工程により更に成長し、１μｍにも
なる。一方、ゲート絶縁層（１５）の膜厚は０．３〜
０．５μｍ程度であるため、ゲート電極配線（１６）の
Ａｌパターンの側壁から横方向へヒロック（ラテラルヒ
ロック）が生じた場合、ゲート絶縁層（１５）の膜厚分
の離間だけでは防ぎ切れず、ラテラルヒロックが下層の
ソース・ドレイン電極配線（１３）にまで達することが
起こる。
が露出されているため、ゲート絶縁層（１５）を挟んだ
上層のゲート電極配線（１６）との交差部では、ゲート
絶縁層（１５）の膜厚分の離間によって絶縁されている
のみとなっている。一方、ゲート電極配線（１６）の材
料としては、低抵抗のＡｌが適しているが、Ａｌは耐熱
性が低く、棒状に突起した、いわゆるヒロックが生じ
る。ヒロックは高温工程により更に成長し、１μｍにも
なる。一方、ゲート絶縁層（１５）の膜厚は０．３〜
０．５μｍ程度であるため、ゲート電極配線（１６）の
Ａｌパターンの側壁から横方向へヒロック（ラテラルヒ
ロック）が生じた場合、ゲート絶縁層（１５）の膜厚分
の離間だけでは防ぎ切れず、ラテラルヒロックが下層の
ソース・ドレイン電極配線（１３）にまで達することが
起こる。
【０００８】特に、ＴＦＴアレイ基板と対向基板との間
隙には、基板間距離を一定に保つために、フィラーが散
布されているが、このフィラーがラテラルヒロックの発
生部分に当ると、物理的にラテラルヒロックが下層のソ
ース・ドレイン電極配線（１３）に押しつけられ、ゲー
ト・ソース間及びゲート・ドレイン間のショートにつな
がる。このようなゲート・ソース間のショートは点欠陥
となり、ゲート・ドレイン間のショートは線欠陥となっ
て表示品位を悪化させる。
隙には、基板間距離を一定に保つために、フィラーが散
布されているが、このフィラーがラテラルヒロックの発
生部分に当ると、物理的にラテラルヒロックが下層のソ
ース・ドレイン電極配線（１３）に押しつけられ、ゲー
ト・ソース間及びゲート・ドレイン間のショートにつな
がる。このようなゲート・ソース間のショートは点欠陥
となり、ゲート・ドレイン間のショートは線欠陥となっ
て表示品位を悪化させる。
【０００９】このようなＡｌのヒロックは、１５０℃以
上になると発生するが、現行製造プロセスでは、ゲート
電極配線（１６）の形成以降、配向膜となるポリイミド
の成膜工程、及び、パッシベーション膜の成膜などで、
２００℃程度の工程があり、ヒロックの発生は避けられ
ない。一方、このようなヒロックの発生を抑える方法と
して、Ａｌの薄膜化がある。即ち、ゲート電極配線（１
６）を成すＡｌの膜厚を５００Å以下とすることによ
り、ヒロックを無くすことができる。この場合、３００
０Å膜厚のＭｏなどとの積層構造を取ることにより、断
線対策とするが、比抵抗でＭｏはＡｌの５倍程度あり、
配線抵抗の点で大型化には不向きである。
上になると発生するが、現行製造プロセスでは、ゲート
電極配線（１６）の形成以降、配向膜となるポリイミド
の成膜工程、及び、パッシベーション膜の成膜などで、
２００℃程度の工程があり、ヒロックの発生は避けられ
ない。一方、このようなヒロックの発生を抑える方法と
して、Ａｌの薄膜化がある。即ち、ゲート電極配線（１
６）を成すＡｌの膜厚を５００Å以下とすることによ
り、ヒロックを無くすことができる。この場合、３００
０Å膜厚のＭｏなどとの積層構造を取ることにより、断
線対策とするが、比抵抗でＭｏはＡｌの５倍程度あり、
配線抵抗の点で大型化には不向きである。
【００１０】
【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、基板上に複数形成された液
晶駆動用の画素電極と、該各画素電極の間に形成された
ドレインラインと、前記画素電極の一部であるソース電
極と、前記ドレインラインの一部であるドレイン電極
と、前記画素電極の間で前記ドレインラインに交差して
形成されたゲートラインと、前記ソース電極と前記ドレ
イン電極上に半導体層、絶縁層、及び、前記ゲートライ
ンと一体のゲート電極が同一形状で積層されてなる薄膜
トランジスタとを有する液晶表示装置において、前記ゲ
ートライン及び前記ゲート電極はＡｌにＮｄを少量含有
した合金により形成されている構成とした。
するために成されたもので、基板上に複数形成された液
晶駆動用の画素電極と、該各画素電極の間に形成された
ドレインラインと、前記画素電極の一部であるソース電
極と、前記ドレインラインの一部であるドレイン電極
と、前記画素電極の間で前記ドレインラインに交差して
形成されたゲートラインと、前記ソース電極と前記ドレ
イン電極上に半導体層、絶縁層、及び、前記ゲートライ
ンと一体のゲート電極が同一形状で積層されてなる薄膜
トランジスタとを有する液晶表示装置において、前記ゲ
ートライン及び前記ゲート電極はＡｌにＮｄを少量含有
した合金により形成されている構成とした。
【００１１】
【作用】本発明の構成で、ゲート電極配線の形成材料と
して、Ｎｄを少量含有したＡｌを用いることにより、耐
熱性が高まり、高温工程においてもヒロックの発生が抑
えられる。このため、絶縁層をゲート電極配線と同じ形
状にした構造で、ゲート電極配線とソース・ドレイン電
極配線が交差する部分において、両電極配線が絶縁層の
膜厚によって離間されたのみであっても、ヒロックによ
って両電極配線がショートすることが無くなる。
して、Ｎｄを少量含有したＡｌを用いることにより、耐
熱性が高まり、高温工程においてもヒロックの発生が抑
えられる。このため、絶縁層をゲート電極配線と同じ形
状にした構造で、ゲート電極配線とソース・ドレイン電
極配線が交差する部分において、両電極配線が絶縁層の
膜厚によって離間されたのみであっても、ヒロックによ
って両電極配線がショートすることが無くなる。
【００１２】
【実施例】続いて、本発明の実施例を図１及び図２を参
照しながら説明する。ガラスなどの透明な基板（１０）
上に、Ｃｒのスパッタリングとフォトエッチにより厚さ
３０００Å程度の遮光層（１１）が形成ており、遮光層
（１１）を覆う全面にはＣＶＤにより５０００ÅのＳｉ
Ｏ2が積層され、層間絶縁層（１２）とされている。遮
光層（１１）は、ＴＦＴの形成予定の領域を覆ってい
る。
照しながら説明する。ガラスなどの透明な基板（１０）
上に、Ｃｒのスパッタリングとフォトエッチにより厚さ
３０００Å程度の遮光層（１１）が形成ており、遮光層
（１１）を覆う全面にはＣＶＤにより５０００ÅのＳｉ
Ｏ2が積層され、層間絶縁層（１２）とされている。遮
光層（１１）は、ＴＦＴの形成予定の領域を覆ってい
る。
【００１３】層間絶縁層（１２）上には、スパッタリン
グによりＩＴＯを１５００Åの厚さに成膜し、フォトエ
ッチにより液晶駆動用の画素電極（１３Ｐ）、画素電極
（１３Ｐ）の周辺にドレインライン（１３Ｌ）、及び、
画素電極（１３Ｐ）と一体のソース電極（１３Ｓ）、ド
レインライン（１３Ｌ）と一体のドレイン電極（１３
Ｄ）に形成されている。
グによりＩＴＯを１５００Åの厚さに成膜し、フォトエ
ッチにより液晶駆動用の画素電極（１３Ｐ）、画素電極
（１３Ｐ）の周辺にドレインライン（１３Ｌ）、及び、
画素電極（１３Ｐ）と一体のソース電極（１３Ｓ）、ド
レインライン（１３Ｌ）と一体のドレイン電極（１３
Ｄ）に形成されている。
【００１４】画素電極（１３Ｐ）の周辺、ドレインライ
ン（１３Ｌ）に交差する位置には、下層にａ−Ｓｉ（１
４）及びＳｉＮXのゲート絶縁層（１５）を配したゲー
トライン（１６Ｌ）が形成され、一部がソース及びドレ
イン電極（１３Ｓ，１３Ｄ）上に乗せられて、ａ−Ｓｉ
（１４）、ゲート絶縁層（１５）及びゲート電極（１６
Ｇ）が同じパターンで積層されたＴＦＴを構成してい
る。
ン（１３Ｌ）に交差する位置には、下層にａ−Ｓｉ（１
４）及びＳｉＮXのゲート絶縁層（１５）を配したゲー
トライン（１６Ｌ）が形成され、一部がソース及びドレ
イン電極（１３Ｓ，１３Ｄ）上に乗せられて、ａ−Ｓｉ
（１４）、ゲート絶縁層（１５）及びゲート電極（１６
Ｇ）が同じパターンで積層されたＴＦＴを構成してい
る。
【００１５】ゲート電極（１６Ｇ）及びゲートライン
（１６Ｌ）は、Ａｌに２ｗｔ．％のＮｄを含有させたＡ
ｌ−Ｎｄ合金により形成されている。ａ−Ｓｉ及びＳｉ
ＮXはプラズマＣＶＤにより真空を破ることなくそれぞ
れ３０００Å及び５０００Åの厚さに連続で成膜され、
これに続いて、Ａｌ−Ｎｄがスパッタリングにより３０
００Åの厚さに成膜され、これらの３層が、同じパター
ンのマスクを用いてエッチングされている。
（１６Ｌ）は、Ａｌに２ｗｔ．％のＮｄを含有させたＡ
ｌ−Ｎｄ合金により形成されている。ａ−Ｓｉ及びＳｉ
ＮXはプラズマＣＶＤにより真空を破ることなくそれぞ
れ３０００Å及び５０００Åの厚さに連続で成膜され、
これに続いて、Ａｌ−Ｎｄがスパッタリングにより３０
００Åの厚さに成膜され、これらの３層が、同じパター
ンのマスクを用いてエッチングされている。
【００１６】ａ−Ｓｉ（１４）とソース電極（１３Ｓ）
及びドレイン電極（１３Ｄ）との間にはＮ+ａ−Ｓｉ
（１４Ｎ）が介在され、ＴＦＴのオーミック特性を得て
いる。Ｎ+ａ−Ｓｉ（１４Ｎ）は、スパッタリング時に
ＩＴＯに含有させた燐を、プラズマＣＶＤによりａ−Ｓ
ｉを成膜する際に反応させて界面にＮ+型の薄膜を形成
したものである。
及びドレイン電極（１３Ｄ）との間にはＮ+ａ−Ｓｉ
（１４Ｎ）が介在され、ＴＦＴのオーミック特性を得て
いる。Ｎ+ａ−Ｓｉ（１４Ｎ）は、スパッタリング時に
ＩＴＯに含有させた燐を、プラズマＣＶＤによりａ−Ｓ
ｉを成膜する際に反応させて界面にＮ+型の薄膜を形成
したものである。
【００１７】本発明では、ゲート電極配線（１６）の材
料としてＡｌに２ｗｔ．％のＮｄを含有させたＡｌ−Ｎ
ｄ合金により形成している。Ａｌ−Ｎｄは耐熱性が高
く、高温プロセスによってもヒロックが発生しにくい。
このため、ａ−Ｓｉ（１４）とゲート絶縁層（１５）を
ゲート電極配線（１６）と同じパターンで形成して、コ
ストを低下させた３枚マスク構造において、ゲート電極
配線（１６）とドレイン電極配線（１３）が、ゲート絶
縁層（１５）の膜厚による離間のみで交差する部分で
も、ゲート電極配線（１６）のヒロックによって両電極
配線（１３，１６）がショートすることがなくなる。
料としてＡｌに２ｗｔ．％のＮｄを含有させたＡｌ−Ｎ
ｄ合金により形成している。Ａｌ−Ｎｄは耐熱性が高
く、高温プロセスによってもヒロックが発生しにくい。
このため、ａ−Ｓｉ（１４）とゲート絶縁層（１５）を
ゲート電極配線（１６）と同じパターンで形成して、コ
ストを低下させた３枚マスク構造において、ゲート電極
配線（１６）とドレイン電極配線（１３）が、ゲート絶
縁層（１５）の膜厚による離間のみで交差する部分で
も、ゲート電極配線（１６）のヒロックによって両電極
配線（１３，１６）がショートすることがなくなる。
【００１８】図３に、ゲート電極配線（１６）に各種の
メタルを用い、ＴＦＴアレイ基板の完成後にベーキング
を行って、ヒロックの発生数を調べた実験結果を示す。
実験は、ゲートメタルとして本発明の厚さ３０００Åの
Ａｌ−Ｎｄ（２ｗｔ．％）を用いた場合の、ゲートライ
ン１本当りに発生するヒロックの数を示した。また、比
較例として純粋なＡｌ（ｐ−Ａｌ）を成膜直後にアニー
ルを行ったものを用いた場合、及び、薄膜化Ａｌ（ｔ−
Ａｌ）を使って厚さ５００Å／３０００ÅのＡｌ／Ｍｏ
を用いた場合も同様に示した。図のａ，ｂ，ｃのグラフ
はｐ−Ａｌについて成膜後のアニール温度をそれぞれ１
８０℃、１９０℃ ２００℃にした場合を示している。
図より、Ａｌ−Ｎｄは、３００℃以下では全くヒロック
が発生せず、このような温度範囲内のプロセスでは、ゲ
ート電極配線（１６）としてＡｌ−Ｎｄを用いることに
より、ヒロックによるゲート・ソース間及びゲート・ド
レイン間のショートはほぼ完全に防がれることがわか
る。また、ｔ−Ａｌも同様にヒロックの発生が抑えられ
ているが、前述の如く、配線抵抗の点で難があるため、
特に大型化に対しては実用には不向きである。これに対
して、ｐ−Ａｌは、ヒロックが発生しており、成膜後の
アニール温度に依存して発生数が変化している。即ち、
より高い温度でアニールを行うことによりグレインの生
成が促進され、膜質が向上されてヒロックの発生数が減
少する。しかし反面、ヒロックの成長をも促進すること
になり、ソース・ドレイン電極配線（１３）への到達確
率が上昇するので、結果的には、ショートの減少にはつ
ながらない。また特に、ヒロックの発生数を十分に減ら
すことでショートの発生確率を低下させるためには、Ａ
ｌのアニール温度を相当に高くすることが要される。し
かし、本願に係る構造においては、ゲートＡｌの成膜時
にはａ−Ｓｉが既に形成されているので、アニール温度
の上昇は、即、ａ−Ｓｉの劣化、あるいはＴＦＴの特性
変化などを招くことになるので実用化は不可能である。
メタルを用い、ＴＦＴアレイ基板の完成後にベーキング
を行って、ヒロックの発生数を調べた実験結果を示す。
実験は、ゲートメタルとして本発明の厚さ３０００Åの
Ａｌ−Ｎｄ（２ｗｔ．％）を用いた場合の、ゲートライ
ン１本当りに発生するヒロックの数を示した。また、比
較例として純粋なＡｌ（ｐ−Ａｌ）を成膜直後にアニー
ルを行ったものを用いた場合、及び、薄膜化Ａｌ（ｔ−
Ａｌ）を使って厚さ５００Å／３０００ÅのＡｌ／Ｍｏ
を用いた場合も同様に示した。図のａ，ｂ，ｃのグラフ
はｐ−Ａｌについて成膜後のアニール温度をそれぞれ１
８０℃、１９０℃ ２００℃にした場合を示している。
図より、Ａｌ−Ｎｄは、３００℃以下では全くヒロック
が発生せず、このような温度範囲内のプロセスでは、ゲ
ート電極配線（１６）としてＡｌ−Ｎｄを用いることに
より、ヒロックによるゲート・ソース間及びゲート・ド
レイン間のショートはほぼ完全に防がれることがわか
る。また、ｔ−Ａｌも同様にヒロックの発生が抑えられ
ているが、前述の如く、配線抵抗の点で難があるため、
特に大型化に対しては実用には不向きである。これに対
して、ｐ−Ａｌは、ヒロックが発生しており、成膜後の
アニール温度に依存して発生数が変化している。即ち、
より高い温度でアニールを行うことによりグレインの生
成が促進され、膜質が向上されてヒロックの発生数が減
少する。しかし反面、ヒロックの成長をも促進すること
になり、ソース・ドレイン電極配線（１３）への到達確
率が上昇するので、結果的には、ショートの減少にはつ
ながらない。また特に、ヒロックの発生数を十分に減ら
すことでショートの発生確率を低下させるためには、Ａ
ｌのアニール温度を相当に高くすることが要される。し
かし、本願に係る構造においては、ゲートＡｌの成膜時
にはａ−Ｓｉが既に形成されているので、アニール温度
の上昇は、即、ａ−Ｓｉの劣化、あるいはＴＦＴの特性
変化などを招くことになるので実用化は不可能である。
【００１９】以上の考察より、ゲート電極配線（１６）
の形成材料としてＡｌに２ｗｔ．％のＮｄを含有させた
Ａｌ−Ｎｄ合金を用いることにより、ａ−Ｓｉ（１４）
とゲート絶縁層（１５）をゲート電極配線（１６）と同
じパターンで形成して製造プロセスを削減した３枚マス
ク構造で、ゲート電極配線（１６）とドレイン電極配線
（１３）が、ゲート絶縁層（１５）の膜厚分の離間のみ
で交差する部分においても、ヒロックによって両電極配
線（１３，１６）がショートすることが無くなり、歩留
まりが向上する。
の形成材料としてＡｌに２ｗｔ．％のＮｄを含有させた
Ａｌ−Ｎｄ合金を用いることにより、ａ−Ｓｉ（１４）
とゲート絶縁層（１５）をゲート電極配線（１６）と同
じパターンで形成して製造プロセスを削減した３枚マス
ク構造で、ゲート電極配線（１６）とドレイン電極配線
（１３）が、ゲート絶縁層（１５）の膜厚分の離間のみ
で交差する部分においても、ヒロックによって両電極配
線（１３，１６）がショートすることが無くなり、歩留
まりが向上する。
【００２０】
【発明の効果】以上の説明から明らかな如く、正スタガ
ー型ＴＦＴを用いた液晶表示装置において、ゲート電極
配線材料として、Ｎｄを含有したＡｌを用いて耐熱性を
向上したことにより、ヒロックの発生が抑えられた。こ
れにより、ゲート電極配線とソース・ドレイン電極配線
が、ゲート電極配線と同一形状の絶縁層の膜厚分の離間
のみで絶縁された構造において、ヒロックによる両電極
配線の短絡が防がれ、歩留まりが向上した。
ー型ＴＦＴを用いた液晶表示装置において、ゲート電極
配線材料として、Ｎｄを含有したＡｌを用いて耐熱性を
向上したことにより、ヒロックの発生が抑えられた。こ
れにより、ゲート電極配線とソース・ドレイン電極配線
が、ゲート電極配線と同一形状の絶縁層の膜厚分の離間
のみで絶縁された構造において、ヒロックによる両電極
配線の短絡が防がれ、歩留まりが向上した。
【図１】液晶表示装置の画素部の平面図である。
【図２】液晶表示装置の画素部の断面図である。
【図３】本発明の作用効果を示す特性図である。
１０ 基板 １１ 遮光層 １２ 層間絶縁膜 １３ ソース・ドレイン電極配線 １４ ａ−Ｓｉ １５ ゲート絶縁層 １６ ゲート電極配線
Claims (1)
- 【請求項１】 基板上に複数形成された液晶駆動用の画
素電極と、該各画素電極の間に形成されたドレインライ
ンと、前記画素電極の一部であるソース電極と、前記ド
レインラインの一部であるドレイン電極と、前記画素電
極の間で前記ドレインラインに交差して形成されたゲー
トラインと、前記ソース電極と前記ドレイン電極上に半
導体層、絶縁層、及び、前記ゲートラインと一体のゲー
ト電極が同一形状で積層されてなる薄膜トランジスタと
を有する液晶表示装置において、 前記ゲートライン及び前記ゲート電極はＡｌにＮｄを少
量含有した合金により形成されていることを特徴とする
液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654994A JP3802092B2 (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
| US08/499,633 US5691782A (en) | 1994-07-08 | 1995-07-07 | Liquid-crystal display with inter-line short-circuit preventive function and process for producing same |
| KR1019950047656A KR100343077B1 (ko) | 1994-12-09 | 1995-12-08 | 배선간쇼트회로방지기능을갖는액정표시장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654994A JP3802092B2 (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160458A true JPH08160458A (ja) | 1996-06-21 |
| JP3802092B2 JP3802092B2 (ja) | 2006-07-26 |
Family
ID=17958383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30654994A Expired - Lifetime JP3802092B2 (ja) | 1994-07-08 | 1994-12-09 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3802092B2 (ja) |
| KR (1) | KR100343077B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421901B1 (ko) * | 1998-12-10 | 2004-04-17 | 엘지.필립스 엘시디 주식회사 | 반사형액정표시장치의반사판 |
| KR100640048B1 (ko) * | 1999-12-17 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200137070A (ko) | 2019-05-28 | 2020-12-09 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
-
1994
- 1994-12-09 JP JP30654994A patent/JP3802092B2/ja not_active Expired - Lifetime
-
1995
- 1995-12-08 KR KR1019950047656A patent/KR100343077B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421901B1 (ko) * | 1998-12-10 | 2004-04-17 | 엘지.필립스 엘시디 주식회사 | 반사형액정표시장치의반사판 |
| KR100640048B1 (ko) * | 1999-12-17 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100343077B1 (ko) | 2002-12-26 |
| JP3802092B2 (ja) | 2006-07-26 |
| KR960024590A (ko) | 1996-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101213708B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US7550768B2 (en) | Thin film transistor array panel and method for manufacturing the same | |
| US6624864B1 (en) | Liquid crystal display device, matrix array substrate, and method for manufacturing matrix array substrate | |
| KR101128333B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101246789B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US6859252B2 (en) | Active matrix substrate and manufacturing method thereof | |
| US6259119B1 (en) | Liquid crystal display and method of manufacturing the same | |
| JP2005062802A (ja) | 薄膜トランジスタアレイ基板の製法 | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| KR20100056649A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20110113040A (ko) | 어레이 기판 | |
| JP2016122683A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| JP4076164B2 (ja) | アクティブマトリックス基板の製造方法 | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US20060097265A1 (en) | Thin film transistor array panel and method for manufacturing the same | |
| JP3802092B2 (ja) | 液晶表示装置 | |
| US20200098792A1 (en) | Array substrate, manufacturing method of the array substrate, and display panel | |
| KR101987800B1 (ko) | 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법 | |
| JP3265862B2 (ja) | 液晶表示装置とその製造方法 | |
| JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
| KR100483526B1 (ko) | 박막트랜지스터및그제조방법 | |
| KR100984351B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR100709707B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20110096337A (ko) | 어레이 기판 및 이의 제조 방법 | |
| KR20110061774A (ko) | 어레이 기판 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |