JP3169881B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（ＴＦＴ）に関し、特に液晶パネル等に用いられる逆ス
タガ型のＴＦＴに関する。
（ＴＦＴ）に関し、特に液晶パネル等に用いられる逆ス
タガ型のＴＦＴに関する。
【０００２】
【従来の技術】図６は、この種の従来のＴＦＴの斜視断
面図である。ここで、図６（ａ）は通常の逆スタガ型の
ＴＦＴであり、図６（ｂ）は逆スタガ型のＴＦＴのバッ
クチャネル側にもゲート電極の形成されるダブルチャネ
ル型のＴＦＴである。
面図である。ここで、図６（ａ）は通常の逆スタガ型の
ＴＦＴであり、図６（ｂ）は逆スタガ型のＴＦＴのバッ
クチャネル側にもゲート電極の形成されるダブルチャネ
ル型のＴＦＴである。
【０００３】図６（ａ）に示すように、絶縁基板１０１
上にフロントゲート電極１０２が形成され、フロントゲ
ート電極１０２を被覆するように第１ゲート絶縁膜１０
３が形成されている。そして、アモルファスシリコン層
等の半導体層でアイランド層１０４が形成され、その端
部にオーミックコンタクト層１０５が形成されている。
ここで、オーミックコンタクト層１０５はリン不純物が
ドープされたｎ型アモルファスシリコン層で構成され
る。
上にフロントゲート電極１０２が形成され、フロントゲ
ート電極１０２を被覆するように第１ゲート絶縁膜１０
３が形成されている。そして、アモルファスシリコン層
等の半導体層でアイランド層１０４が形成され、その端
部にオーミックコンタクト層１０５が形成されている。
ここで、オーミックコンタクト層１０５はリン不純物が
ドープされたｎ型アモルファスシリコン層で構成され
る。
【０００４】そして、オーミックコンタクト層１０５に
電気接続するソース・ドレイン電極１０６が配設されて
いる。さらに、全体を被覆するようにパッシベーション
膜１０７が形成されている。ここで、パッシベーション
膜１０７には、通常、プラズマ窒化シリコン膜が使用さ
れる。
電気接続するソース・ドレイン電極１０６が配設されて
いる。さらに、全体を被覆するようにパッシベーション
膜１０７が形成されている。ここで、パッシベーション
膜１０７には、通常、プラズマ窒化シリコン膜が使用さ
れる。
【０００５】これに対して、図６（ｂ）に示すダブルチ
ャネル型のＴＦＴでは、図６（ａ）と同様に、絶縁基板
１０１上にフロントゲート電極１０２が形成され、フロ
ントゲート電極１０２を被覆するように第１ゲート絶縁
膜１０３が形成されている。そして、アイランド層１０
４が形成され、その端部にオーミックコンタクト層１０
５が形成され、オーミックコンタクト層１０５に電気接
続するソース・ドレイン電極が配設されている。さら
に、全体を被覆するように第２ゲート絶縁膜１０８が形
成され、上面にバックゲート電極１０９が形成されてい
る。
ャネル型のＴＦＴでは、図６（ａ）と同様に、絶縁基板
１０１上にフロントゲート電極１０２が形成され、フロ
ントゲート電極１０２を被覆するように第１ゲート絶縁
膜１０３が形成されている。そして、アイランド層１０
４が形成され、その端部にオーミックコンタクト層１０
５が形成され、オーミックコンタクト層１０５に電気接
続するソース・ドレイン電極が配設されている。さら
に、全体を被覆するように第２ゲート絶縁膜１０８が形
成され、上面にバックゲート電極１０９が形成されてい
る。
【０００６】このような構造において、第１ゲート絶縁
膜１０３および第２ゲート絶縁膜１０８には、プラズマ
窒化シリコン膜が使用される。そして、図６（ｂ）に示
すように、アイランド層１０４の上部表面にも平面上の
バックチャネル領域１１０が形成できるようになる。
膜１０３および第２ゲート絶縁膜１０８には、プラズマ
窒化シリコン膜が使用される。そして、図６（ｂ）に示
すように、アイランド層１０４の上部表面にも平面上の
バックチャネル領域１１０が形成できるようになる。
【０００７】
【発明が解決しようとする課題】以上に説明した従来の
技術のうち、図６（ａ）で説明した通常の逆スタガ型の
ＴＦＴでは、アイランド層１０４とパッシベーション膜
１０７との界面でアイランド層１０４のバンド・ベンデ
ィングが生じ易くなる。このために、ＴＦＴのオフ状態
（非動作状態）でのソース・ドレイン間のリーク電流が
増加するようになる。すなわち、オフ電流が増加してし
まう。このような、バンド・ベンディングは、パッシベ
ーション膜１０７中に正イオン等が残留したり、正の電
荷トラップが存在することで起こり易くなっている。そ
こで、特開平６−１２０５０５号公報には、このような
バンド・ベンディングを抑制すべくこの領域にｐ形不純
物を導入する方法が提案されている。しかし、この場合
には、この不純物濃度の制御が難しくなってくる。これ
は、アイランド層が薄膜になるとＴＦＴのしきい値制御
が難しくなるからである。
技術のうち、図６（ａ）で説明した通常の逆スタガ型の
ＴＦＴでは、アイランド層１０４とパッシベーション膜
１０７との界面でアイランド層１０４のバンド・ベンデ
ィングが生じ易くなる。このために、ＴＦＴのオフ状態
（非動作状態）でのソース・ドレイン間のリーク電流が
増加するようになる。すなわち、オフ電流が増加してし
まう。このような、バンド・ベンディングは、パッシベ
ーション膜１０７中に正イオン等が残留したり、正の電
荷トラップが存在することで起こり易くなっている。そ
こで、特開平６−１２０５０５号公報には、このような
バンド・ベンディングを抑制すべくこの領域にｐ形不純
物を導入する方法が提案されている。しかし、この場合
には、この不純物濃度の制御が難しくなってくる。これ
は、アイランド層が薄膜になるとＴＦＴのしきい値制御
が難しくなるからである。
【０００８】また、図６（ｂ）で説明したダブルチャネ
ル型のＴＦＴでは、ＴＦＴのオフ状態でバックゲート電
極１０９に負電圧が印加される。このために、上記のよ
うなバンド・ベンディングによるオフ電流の増加は抑制
される。
ル型のＴＦＴでは、ＴＦＴのオフ状態でバックゲート電
極１０９に負電圧が印加される。このために、上記のよ
うなバンド・ベンディングによるオフ電流の増加は抑制
される。
【０００９】このダブルチャネル型のＴＦＴでは、ＴＦ
Ｔのオン状態（動作状態）でバックゲート電極１０９に
正電圧が印加される。そして、オン電流が増大する。し
かし、この場合に、ＴＦＴの特性として重要なオン電流
／オフ電流の比は、上記通常の逆スタガ型のＴＦＴの２
倍程度であり液晶パネルに適用する場合には不十分であ
る。
Ｔのオン状態（動作状態）でバックゲート電極１０９に
正電圧が印加される。そして、オン電流が増大する。し
かし、この場合に、ＴＦＴの特性として重要なオン電流
／オフ電流の比は、上記通常の逆スタガ型のＴＦＴの２
倍程度であり液晶パネルに適用する場合には不十分であ
る。
【００１０】このために、このＴＦＴを液晶パネルに適
用する場合に、ＴＦＴのチャネル幅を大きくすることも
必要になり、照射光の透過しない領域が増大するように
なる。すなわち、液晶パネルの開口率が小さくなる。な
ぜなら、ＴＦＴのチャネル領域上であってゲート電極の
ある領域では照射光は透過しないからである。
用する場合に、ＴＦＴのチャネル幅を大きくすることも
必要になり、照射光の透過しない領域が増大するように
なる。すなわち、液晶パネルの開口率が小さくなる。な
ぜなら、ＴＦＴのチャネル領域上であってゲート電極の
ある領域では照射光は透過しないからである。
【００１１】本発明の目的は、上記のような問題点を解
決し、ＴＦＴのオフ電流が小さくオン電流／オフ電流の
比が高くなり、液晶パネルの開口率が大きくなる薄膜ト
ランジスタを提供することである。
決し、ＴＦＴのオフ電流が小さくオン電流／オフ電流の
比が高くなり、液晶パネルの開口率が大きくなる薄膜ト
ランジスタを提供することである。
【００１２】
【課題を解決するための手段】このために本発明のＴＦ
Ｔでは、絶縁基板上にゲート電極、ゲート絶縁膜、島状
に加工された半導体層、オーミックコンタクト層、ソー
ス・ドレイン電極、パッシベーション膜を順次積層して
形成される逆スタガ型の薄膜トランジスタにおいて、前
記パッシベーション膜と接する前記半導体層の表面にの
み所定の溝が形成されている。ここで、前記溝は、薄膜
トランジスタのソース／ドレイン間にあるチャネル方向
に対して垂直の方向に延び短冊形状となるように形成さ
れる。
Ｔでは、絶縁基板上にゲート電極、ゲート絶縁膜、島状
に加工された半導体層、オーミックコンタクト層、ソー
ス・ドレイン電極、パッシベーション膜を順次積層して
形成される逆スタガ型の薄膜トランジスタにおいて、前
記パッシベーション膜と接する前記半導体層の表面にの
み所定の溝が形成されている。ここで、前記溝は、薄膜
トランジスタのソース／ドレイン間にあるチャネル方向
に対して垂直の方向に延び短冊形状となるように形成さ
れる。
【００１３】あるいは、本発明のＴＦＴでは、絶縁基板
上にフロントゲート電極、第１のゲート絶縁膜、島状に
加工された半導体層、オーミックコンタクト層、ソース
・ドレイン電極、第２のゲート絶縁膜、バックゲート電
極を順次積層して形成される逆スタガ型の薄膜トランジ
スタにおいて、前記第２のゲート絶縁膜と接する前記半
導体層の表面にのみ所定の溝が形成されている。
上にフロントゲート電極、第１のゲート絶縁膜、島状に
加工された半導体層、オーミックコンタクト層、ソース
・ドレイン電極、第２のゲート絶縁膜、バックゲート電
極を順次積層して形成される逆スタガ型の薄膜トランジ
スタにおいて、前記第２のゲート絶縁膜と接する前記半
導体層の表面にのみ所定の溝が形成されている。
【００１４】ここで、前記溝は、薄膜トランジスタのソ
ース／ドレイン間にあるチャネル方向に対して平行の方
向に延び短冊形状となるように形成される。
ース／ドレイン間にあるチャネル方向に対して平行の方
向に延び短冊形状となるように形成される。
【００１５】あるいは、上記のような溝は複数個形成さ
れ、溝の底面の幅の寸法が隣接する溝間の距離と同一に
なるように形成される。
れ、溝の底面の幅の寸法が隣接する溝間の距離と同一に
なるように形成される。
【００１６】このように、逆スタガ型のＴＦＴにおい
て、半導体層のパッシベーション膜側の表面にチャネル
方向に対して垂直方向に溝が形成されるために、ＴＦＴ
の実効チャネル長が長くなり、オフ電流が低減する。
て、半導体層のパッシベーション膜側の表面にチャネル
方向に対して垂直方向に溝が形成されるために、ＴＦＴ
の実効チャネル長が長くなり、オフ電流が低減する。
【００１７】また、逆スタガ型でダブルチャネル型のＴ
ＦＴにおいて、半導体層の第２のゲート絶縁膜側の表面
にチャネル方向に対して平行方向に溝が形成されるため
に、実効チャネル幅が大きくなり、オン電流が増大す
る。
ＦＴにおいて、半導体層の第２のゲート絶縁膜側の表面
にチャネル方向に対して平行方向に溝が形成されるため
に、実効チャネル幅が大きくなり、オン電流が増大す
る。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。ここで、図１は本発
明の逆スタガ型のＴＦＴの斜視断面図である。そして、
図２はＴＦＴの特性を従来のそれと比較して示した図で
ある。本発明の特徴は、アイランド層のバックチャネル
側に凹凸形状の溝が形成される点にある。
を図１と図２に基づいて説明する。ここで、図１は本発
明の逆スタガ型のＴＦＴの斜視断面図である。そして、
図２はＴＦＴの特性を従来のそれと比較して示した図で
ある。本発明の特徴は、アイランド層のバックチャネル
側に凹凸形状の溝が形成される点にある。
【００１９】図１に示すように、図６（ａ）で説明した
のと同様に、膜厚０．７ｍｍのガラス基板である絶縁基
板１上にフロントゲート電極２が形成されている。ここ
で、フロントゲート電極２は膜厚が１００ｎｍ程度のク
ロム（Ｃｒ）で形成される。そして、フロントゲート電
極２を被覆するように第１ゲート絶縁膜３が形成されて
いる。ここで、第１ゲート絶縁膜３はプラズマＣＶＤ法
で形成されるプラズマ窒化シリコン膜である。
のと同様に、膜厚０．７ｍｍのガラス基板である絶縁基
板１上にフロントゲート電極２が形成されている。ここ
で、フロントゲート電極２は膜厚が１００ｎｍ程度のク
ロム（Ｃｒ）で形成される。そして、フロントゲート電
極２を被覆するように第１ゲート絶縁膜３が形成されて
いる。ここで、第１ゲート絶縁膜３はプラズマＣＶＤ法
で形成されるプラズマ窒化シリコン膜である。
【００２０】そして、アイランド層４が形成され、その
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層４は膜厚が５００ｎｍ程度のアモル
ファスシリコン層で構成され、オーミックコンタクト層
５はリン不純物がドープされた膜厚５０ｎｍ程度のｎ型
アモルファスシリコン層で構成される。
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層４は膜厚が５００ｎｍ程度のアモル
ファスシリコン層で構成され、オーミックコンタクト層
５はリン不純物がドープされた膜厚５０ｎｍ程度のｎ型
アモルファスシリコン層で構成される。
【００２１】そして、図１に示すように、バックチャネ
ルとなる領域に溝６が形成されている。ここで、溝６は
チャネル方向に対して直交する方向に延び、互いに並行
する複数の溝が形成される。なお、この溝の深さは、ア
イランド層４の膜厚値より小さくなるように設定され
る。例えば、溝６の深さが３５０ｎｍに、溝底面の幅が
３５０ｎｍに、また、溝間の離間距離が３５０ｎｍにな
るように設定されるとよい。
ルとなる領域に溝６が形成されている。ここで、溝６は
チャネル方向に対して直交する方向に延び、互いに並行
する複数の溝が形成される。なお、この溝の深さは、ア
イランド層４の膜厚値より小さくなるように設定され
る。例えば、溝６の深さが３５０ｎｍに、溝底面の幅が
３５０ｎｍに、また、溝間の離間距離が３５０ｎｍにな
るように設定されるとよい。
【００２２】そして、オーミックコンタクト層５に電気
接続するソース・ドレイン電極７が配設されている。こ
こで、ソース・ドレイン電極７はＣｒで形成される。さ
らに、全体を被覆するようにパッシベーション膜８が形
成されている。ここで、パッシベーション膜８は、通
常、プラズマＣＶＤ法で堆積される膜厚３００ｎｍのプ
ラズマ窒化シリコン膜である。
接続するソース・ドレイン電極７が配設されている。こ
こで、ソース・ドレイン電極７はＣｒで形成される。さ
らに、全体を被覆するようにパッシベーション膜８が形
成されている。ここで、パッシベーション膜８は、通
常、プラズマＣＶＤ法で堆積される膜厚３００ｎｍのプ
ラズマ窒化シリコン膜である。
【００２３】次に、図２に基づいて本発明の第１の実施
の形態の効果について説明する。図２は、ＴＦＴのソー
ス／ドレイン間電流とゲート電圧との関係を示すグラフ
である。図２で判るように、本発明の場合には、ゲート
電極に負電圧が印加されるときのソース・ドレイン間電
流すなわちオフ電流は１０-14 Ａ程度になる。これに対
して、従来の技術の場合には、このオフ電流は１０-13
Ａ程度である。このように、本発明によりＴＦＴのオフ
電流は１桁程度減少するようになる。一方、ゲート電極
に正電圧が印加されるときの電流すなわちオン電流は、
本発明の場合と従来の技術の場合でほぼ同じである。な
お、この比較において、ＴＦＴは、本発明でバックチャ
ネル側に溝を形成する以外は全て従来の技術と同一の条
件で形成されている。
の形態の効果について説明する。図２は、ＴＦＴのソー
ス／ドレイン間電流とゲート電圧との関係を示すグラフ
である。図２で判るように、本発明の場合には、ゲート
電極に負電圧が印加されるときのソース・ドレイン間電
流すなわちオフ電流は１０-14 Ａ程度になる。これに対
して、従来の技術の場合には、このオフ電流は１０-13
Ａ程度である。このように、本発明によりＴＦＴのオフ
電流は１桁程度減少するようになる。一方、ゲート電極
に正電圧が印加されるときの電流すなわちオン電流は、
本発明の場合と従来の技術の場合でほぼ同じである。な
お、この比較において、ＴＦＴは、本発明でバックチャ
ネル側に溝を形成する以外は全て従来の技術と同一の条
件で形成されている。
【００２４】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３は本発明のダブ
ルチャネル型のＴＦＴの斜視断面図である。図３におい
ては、バックチャネルとなる領域に形成される溝構造を
明瞭に示すために、このチャネル上のゲート絶縁膜とゲ
ート電極が剥がれた状態で示されている。そして、図４
はこのＴＦＴの特性を従来のそれと比較して示した図で
ある。
図４に基づいて説明する。ここで、図３は本発明のダブ
ルチャネル型のＴＦＴの斜視断面図である。図３におい
ては、バックチャネルとなる領域に形成される溝構造を
明瞭に示すために、このチャネル上のゲート絶縁膜とゲ
ート電極が剥がれた状態で示されている。そして、図４
はこのＴＦＴの特性を従来のそれと比較して示した図で
ある。
【００２５】図３に示すように、図１で説明したのと同
様に、絶縁基板１上にフロントゲート電極２が形成され
ている。そして、フロントゲート電極２を被覆するよう
に第１ゲート絶縁膜３が形成されている。ここで、第１
ゲート絶縁膜３は膜厚１００ｎｍのプラズマ窒化シリコ
ン膜で構成される。
様に、絶縁基板１上にフロントゲート電極２が形成され
ている。そして、フロントゲート電極２を被覆するよう
に第１ゲート絶縁膜３が形成されている。ここで、第１
ゲート絶縁膜３は膜厚１００ｎｍのプラズマ窒化シリコ
ン膜で構成される。
【００２６】そして、アイランド層４が形成され、その
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層は膜厚が５００ｎｍ程度のアモルフ
ァスシリコン層で構成され、オーミックコンタクト層５
はリン不純物がドープされた膜厚５０ｎｍ程度のｎ型ア
モルファスシリコン層で構成される。
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層は膜厚が５００ｎｍ程度のアモルフ
ァスシリコン層で構成され、オーミックコンタクト層５
はリン不純物がドープされた膜厚５０ｎｍ程度のｎ型ア
モルファスシリコン層で構成される。
【００２７】そして、図３に示すように、バックチャネ
ルとなる領域に溝６ａが形成されている。ここで、溝６
ａはチャネル方向に対して平行な方向に延び、互いに並
行する複数の溝が形成される。なお、この溝の深さは、
アイランド層４の膜厚値より小さくなるように設定され
る。例えば、溝６ａの深さが３００ｎｍに、溝底面の幅
が３００ｎｍに、また、溝間の離間距離が３００ｎｍに
なるように設定されるとよい。このように、溝６ａのの
びる方向は、第１の実施の形態とは逆に、ＴＦＴのチャ
ネル電流に沿う方向に設けられる。
ルとなる領域に溝６ａが形成されている。ここで、溝６
ａはチャネル方向に対して平行な方向に延び、互いに並
行する複数の溝が形成される。なお、この溝の深さは、
アイランド層４の膜厚値より小さくなるように設定され
る。例えば、溝６ａの深さが３００ｎｍに、溝底面の幅
が３００ｎｍに、また、溝間の離間距離が３００ｎｍに
なるように設定されるとよい。このように、溝６ａのの
びる方向は、第１の実施の形態とは逆に、ＴＦＴのチャ
ネル電流に沿う方向に設けられる。
【００２８】さらに、第１の実施の形態と同様に、オー
ミックコンタクト層５に電気接続するソース・ドレイン
電極７が配設されている。そして、全体を被覆するよう
に第２ゲート絶縁膜９が形成され、上面にバックゲート
電極１０が形成されている。ここで、第２ゲート絶縁膜
９は膜厚１００ｎｍのプラズマ窒化シリコン膜で構成さ
れる。また、バックゲート電極１０は膜厚１００ｎｍの
Ｃｒで構成される。
ミックコンタクト層５に電気接続するソース・ドレイン
電極７が配設されている。そして、全体を被覆するよう
に第２ゲート絶縁膜９が形成され、上面にバックゲート
電極１０が形成されている。ここで、第２ゲート絶縁膜
９は膜厚１００ｎｍのプラズマ窒化シリコン膜で構成さ
れる。また、バックゲート電極１０は膜厚１００ｎｍの
Ｃｒで構成される。
【００２９】次に、図４に基づいて本発明の第２の実施
の形態の効果について説明する。図４は、ＴＦＴのソー
ス／ドレイン間電流とゲート電圧との関係を示すグラフ
である。図４で判るように、本発明の場合には、ゲート
電極に正電圧が印加されるときのソース・ドレイン間電
流すなわちオン電流は３×１０-6Ａ程度になる。これに
対して、従来の技術の場合には、このオン電流は３×１
０-7Ａ程度である。このように、本発明によりＴＦＴの
オン電流は１桁程度増加するようになる。一方、ゲート
電極に負電圧が印加されるときの電流すなわちオフ電流
は、本発明の場合と従来の技術の場合でほぼ同じであ
り、その値は１．５×１０-14 Ａである。この比較にお
いては、ＴＦＴは、本発明でバックチャネル側に溝を形
成する以外は全て従来のダブルチャネル型のＴＦＴと同
一の条件で形成されている。
の形態の効果について説明する。図４は、ＴＦＴのソー
ス／ドレイン間電流とゲート電圧との関係を示すグラフ
である。図４で判るように、本発明の場合には、ゲート
電極に正電圧が印加されるときのソース・ドレイン間電
流すなわちオン電流は３×１０-6Ａ程度になる。これに
対して、従来の技術の場合には、このオン電流は３×１
０-7Ａ程度である。このように、本発明によりＴＦＴの
オン電流は１桁程度増加するようになる。一方、ゲート
電極に負電圧が印加されるときの電流すなわちオフ電流
は、本発明の場合と従来の技術の場合でほぼ同じであ
り、その値は１．５×１０-14 Ａである。この比較にお
いては、ＴＦＴは、本発明でバックチャネル側に溝を形
成する以外は全て従来のダブルチャネル型のＴＦＴと同
一の条件で形成されている。
【００３０】このようにして、第２の実施の形態でのダ
ブルチャネル型のＴＦＴのオン電流／オフ電流比は、従
来の通常のＴＦＴのそれの２０倍程度になり、ＴＦＴの
性能が大幅に向上するようになる。
ブルチャネル型のＴＦＴのオン電流／オフ電流比は、従
来の通常のＴＦＴのそれの２０倍程度になり、ＴＦＴの
性能が大幅に向上するようになる。
【００３１】また、この第２の実施の形態では、ＴＦＴ
のチャネル幅を小さくできるようになる。このために、
ＴＦＴの寸法が小さくなりその占める面積が縮小され
る。そして、液晶パネルでの開口率が大きくできるよう
になる。
のチャネル幅を小さくできるようになる。このために、
ＴＦＴの寸法が小さくなりその占める面積が縮小され
る。そして、液晶パネルでの開口率が大きくできるよう
になる。
【００３２】次に、本発明の第３の実施の形態を図５に
基づいて説明する。ここで、図５は本発明のダブルチャ
ネル型のＴＦＴの斜視断面図である。この場合も、バッ
クチャネルとなる領域に形成される溝構造を明瞭に示す
ために、このチャネル上のゲート絶縁膜とゲート電極が
剥がれた状態で示されている。
基づいて説明する。ここで、図５は本発明のダブルチャ
ネル型のＴＦＴの斜視断面図である。この場合も、バッ
クチャネルとなる領域に形成される溝構造を明瞭に示す
ために、このチャネル上のゲート絶縁膜とゲート電極が
剥がれた状態で示されている。
【００３３】図５に示すように、図１で説明したのと同
様に、絶縁基板１上にフロントゲート電極２が形成され
ている。そして、フロントゲート電極２を被覆するよう
に第１ゲート絶縁膜３が形成されている。ここで、第１
ゲート絶縁膜３は膜厚１００ｎｍのプラズマ窒化シリコ
ン膜で構成される。
様に、絶縁基板１上にフロントゲート電極２が形成され
ている。そして、フロントゲート電極２を被覆するよう
に第１ゲート絶縁膜３が形成されている。ここで、第１
ゲート絶縁膜３は膜厚１００ｎｍのプラズマ窒化シリコ
ン膜で構成される。
【００３４】そして、アイランド層４が形成され、その
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層は膜厚が３００ｎｍ程度のアモルフ
ァスシリコン膜で構成され、オーミックコンタクト層５
はリン不純物がドープされた膜厚２０ｎｍ程度のｎ型ア
モルファスシリコン層で構成される。
端部にオーミックコンタクト層５が形成されている。こ
こで、アイランド層は膜厚が３００ｎｍ程度のアモルフ
ァスシリコン膜で構成され、オーミックコンタクト層５
はリン不純物がドープされた膜厚２０ｎｍ程度のｎ型ア
モルファスシリコン層で構成される。
【００３５】そして、図５に示すように、バックチャネ
ルとなる領域に溝６ｂが形成されている。ここで、溝６
ｂはチャネル方向に対して平行な方向に延び、互いに並
行する複数の溝が形成される。なお、この溝の深さは、
アイランド層４の膜厚値と同じになるように設定され
る。溝６ｂの深さは３００ｎｍに、溝底面の幅は３００
ｎｍに、また、溝間の離間距離は３００ｎｍになるよう
に設定される。
ルとなる領域に溝６ｂが形成されている。ここで、溝６
ｂはチャネル方向に対して平行な方向に延び、互いに並
行する複数の溝が形成される。なお、この溝の深さは、
アイランド層４の膜厚値と同じになるように設定され
る。溝６ｂの深さは３００ｎｍに、溝底面の幅は３００
ｎｍに、また、溝間の離間距離は３００ｎｍになるよう
に設定される。
【００３６】あとは、第２の実施の形態と同様に、オー
ミックコンタクト層５に電気接続するソース・ドレイン
電極が配設され、全体を被覆するように第２ゲート絶縁
膜が形成され、上面にバックゲート電極が形成される。
ミックコンタクト層５に電気接続するソース・ドレイン
電極が配設され、全体を被覆するように第２ゲート絶縁
膜が形成され、上面にバックゲート電極が形成される。
【００３７】第２の実施の形態では、溝６ａの形成にお
いて、アイランド層４のドライエッチングで途中でエッ
チングを停止する高度な技術が必須である。しかし、ア
イランド層４が薄膜化されてくると、その制御が非常に
難しくなる。これに対して、第３の実施の形態では、バ
ックチャネル部の溝６ｂの形成でアイランド層４は第１
ゲート絶縁膜３に達するまでエッチングされる。このた
めに、溝６ｂ形成で高いエッチング制御は必要となら
ず、ＴＦＴの生産性が向上するようになる。
いて、アイランド層４のドライエッチングで途中でエッ
チングを停止する高度な技術が必須である。しかし、ア
イランド層４が薄膜化されてくると、その制御が非常に
難しくなる。これに対して、第３の実施の形態では、バ
ックチャネル部の溝６ｂの形成でアイランド層４は第１
ゲート絶縁膜３に達するまでエッチングされる。このた
めに、溝６ｂ形成で高いエッチング制御は必要となら
ず、ＴＦＴの生産性が向上するようになる。
【００３８】
【発明の効果】以上に説明したように本発明のＴＦＴで
は、逆スタガ型のＴＦＴにおいて、バックチャネル側と
なるアイランド層（半導体層）表面に所定の溝が形成さ
れる。例えば、この溝は、ＴＦＴのソース／ドレイン間
にあるチャネル方向に対して垂直の方向に延びるように
形成される。
は、逆スタガ型のＴＦＴにおいて、バックチャネル側と
なるアイランド層（半導体層）表面に所定の溝が形成さ
れる。例えば、この溝は、ＴＦＴのソース／ドレイン間
にあるチャネル方向に対して垂直の方向に延びるように
形成される。
【００３９】あるいは、逆スタガ型でありダブルチャネ
ル型のＴＦＴでは、第２のゲート絶縁膜下のバックチャ
ネル側であるアイランド層表面に所定の溝が形成され
る。例えば、この溝は、ＴＦＴのソース／ドレイン間に
あるチャネル方向に対して平行方向に延びるように形成
される。
ル型のＴＦＴでは、第２のゲート絶縁膜下のバックチャ
ネル側であるアイランド層表面に所定の溝が形成され
る。例えば、この溝は、ＴＦＴのソース／ドレイン間に
あるチャネル方向に対して平行方向に延びるように形成
される。
【００４０】このために、前者では、先述したアイラン
ド層表面のバンド・ベンディングによるＴＦＴのオフ電
流が低減するようになる。
ド層表面のバンド・ベンディングによるＴＦＴのオフ電
流が低減するようになる。
【００４１】更に、後者では、ＴＦＴの実効チャネル幅
が増加するために、ＴＦＴのオン電流／オフ電流の比が
非常に高くなり液晶パネルの特性が向上するようにな
る。また、この場合には、ＴＦＴの寸法が小さくなるよ
うにできるために、液晶パネルの開口率が大きくなる。
が増加するために、ＴＦＴのオン電流／オフ電流の比が
非常に高くなり液晶パネルの特性が向上するようにな
る。また、この場合には、ＴＦＴの寸法が小さくなるよ
うにできるために、液晶パネルの開口率が大きくなる。
【００４２】そして、本発明のＴＦＴの液晶表示装置へ
の適用により、この液晶表示装置の性能が大幅に向上す
るようになる。
の適用により、この液晶表示装置の性能が大幅に向上す
るようになる。
【図１】本発明の第１の実施の形態を説明するためのＴ
ＦＴの斜視断面図である。
ＦＴの斜視断面図である。
【図２】上記実施の形態での効果を説明するためのＴＦ
Ｔ特性のグラフである。
Ｔ特性のグラフである。
【図３】本発明の第２の実施の形態を説明するためのＴ
ＦＴの斜視断面図である。
ＦＴの斜視断面図である。
【図４】上記実施の形態での効果を説明するためのＴＦ
Ｔ特性のグラフである。
Ｔ特性のグラフである。
【図５】本発明の第３の実施の形態を説明するためのＴ
ＦＴの斜視断面図である。
ＦＴの斜視断面図である。
【図６】従来の技術を説明するためのＴＦＴの斜視断面
図である。
図である。
【符号の説明】 １，１０１ 絶縁基板 ２，１０２ フロントゲート電極 ３，１０３ 第１ゲート絶縁膜 ４，１０４ アイランド層 ５，１０５ オーミックコンタクト層 ６，６ａ，６ｂ 溝 ７，１０６ ソース・ドレイン電極 ８，１０７ パッシベーション膜 ９，１０８ 第２ゲート絶縁膜 １０，１０９ バックゲート電極
Claims (5)
- 【請求項１】 絶縁基板上にゲート電極、ゲート絶縁
膜、島状に加工された半導体層、オーミックコンタクト
層、ソース・ドレイン電極、パッシベーション膜を順次
積層して形成される逆スタガ型の薄膜トランジスタにお
いて、前記パッシベーション膜と接する前記半導体層の
表面にのみ所定の溝が形成されていることを特徴とする
薄膜トランジスタ。 - 【請求項２】 前記溝が、薄膜トランジスタのソース／
ドレイン間にあるチャネル方向に対して垂直の方向に延
びるように形成されていることを特徴とする請求項１記
載の薄膜トランジスタ。 - 【請求項３】 絶縁基板上にフロントゲート電極、第１
のゲート絶縁膜、島状に加工された半導体層、オーミッ
クコンタクト層、ソース・ドレイン電極、第２のゲート
絶縁膜、バックゲート電極を順次積層して形成される逆
スタガ型の薄膜トランジスタにおいて、前記第２のゲー
ト絶縁膜と接する前記半導体層の表面にのみ所定の溝が
形成されていることを特徴とする薄膜トランジスタ。 - 【請求項４】 前記溝が、薄膜トランジスタのソース／
ドレイン間にあるチャネル方向に対して平行の方向に延
びるように形成されていることを特徴とする請求項３記
載の薄膜トランジスタ。 - 【請求項５】 前記溝が複数個形成され、溝の底面の幅
の寸法が隣接する溝間の距離と同一になるように形成さ
れていることを特徴とする請求項２または請求項４記載
の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273498A JP3169881B2 (ja) | 1998-02-16 | 1998-02-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273498A JP3169881B2 (ja) | 1998-02-16 | 1998-02-16 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233781A JPH11233781A (ja) | 1999-08-27 |
| JP3169881B2 true JP3169881B2 (ja) | 2001-05-28 |
Family
ID=12367076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03273498A Expired - Fee Related JP3169881B2 (ja) | 1998-02-16 | 1998-02-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169881B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3394483B2 (ja) * | 1999-11-16 | 2003-04-07 | 鹿児島日本電気株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| JP2002083971A (ja) * | 2000-09-08 | 2002-03-22 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| JP5573015B2 (ja) * | 2009-06-19 | 2014-08-20 | 富士ゼロックス株式会社 | トランジスタの製造方法、トランジスタ及び回路基板 |
| CN105185837B (zh) * | 2009-10-08 | 2018-08-03 | 株式会社半导体能源研究所 | 半导体器件、显示装置和电子电器 |
| KR101840622B1 (ko) | 2009-12-21 | 2018-05-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터와 그 제작 방법 |
-
1998
- 1998-02-16 JP JP03273498A patent/JP3169881B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11233781A (ja) | 1999-08-27 |
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