JPH04125970A - ダブルゲート高耐圧薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリンタヘッド、エレクトロルミネッセンス
デイスプレィ等の駆動用に利用される薄膜トランジスタ
に係り、特に高耐圧であってトランジスタ特性を向上さ
せることができるダブルゲート高耐圧薄膜トランジスタ
に関する。

（従来の技術） 従来の高耐圧薄膜トランジスタの構成について、第４図
の従来の薄膜トランジスタの断面説明図を使って説明す
る。

第４図に示すように、ガラス等の基板１上にクロム（Ｃ
「）等で形成されたゲート電極２と、該ゲート電極２を
被覆するシリコン窒化膜（ＳｉＮＸ）のゲート絶縁膜３
と、該ゲート絶縁膜３上に被着されたアモルファスシリ
コン（ａ−８ｉ）の半導体活性層４と、上記ゲート電極
２部分の上部に設けられた半導体活性層４を保護するた
めのＳｉＮｘのチャネル保護膜５と、上記半導体活性層
４上に設けられ高濃度の不純物が混入されたｎ＋アモル
ファノアリコン（ｎ”ａ−Ｓｉ）のオーミックコンタク
ト層６と、該オーミックコンタクト層６上に設けられる
アルミニウム（Ａ１）の配線用金属層８が上記オーミッ
クコンタクト層６へ拡散するのを防止するクロム（Ｃｒ
）の拡散防止層７が形成され、チャネル保護膜５で分割
形成されたオーミックコンタクト層６、拡散防止層７、
配線用金属層８がそれぞれソース電極９、ドレイン電極
１０を構成しており、通常「逆スタガー型」と称される
ものが知られている。

そして、ドレイン電極１０に高い電圧が掛かる場合に対
応して、ゲート電極２とドレイン電極１０の間にオフセ
ット領域（領域長Ｌ２）を設けることによって抵抗を高
め、高耐圧薄膜トランジスタとしていた。

（発明が解決しようとする課題） しかしながら、上記従来の高耐圧薄膜トランジスタでは
、その構造上ゲート電極端のドレイン電極側に若干のポ
テンシャルバリアがあるため、十分に低いインバータの
ＬＯＷ出力ＶＯＬ（第６図中のＶＧがＯＮ状態の時）を
得ることができないとの問題点があった。

そのため、フィールドによりポテンシャルバリアを抑え
るために、ダブルゲートの高耐圧薄膜トランジスタが考
えられている。

以下、ダブルゲート薄膜トランジスタの構成について、
第５図の一般のダブルゲート高耐圧薄膜トランジスタの
断面説明図を使って説明する。第４図と同様の構成をと
る部分については、同じ符号を付して説明する。

第５図に示すように、ガラス等の基板１上に形成された
第１ゲート電極２と、該第１ゲート電極２を被覆するゲ
ート絶縁膜３と、該ゲート絶縁膜３上に被着された半導
体活性層４と、上記第１ゲート電極２の上部に設けられ
た半導体活性層４を保護するためのチャネル保護膜５と
、上記半導体活性層４上に設けられた高濃度の不純物が
混入されたオーミックコンタクト層６と、該オーミック
コンタクト層６上に拡散防止のために設けられたクロム
（Ｃｒ）の拡散防止層７と、該拡散防止層７上に設けら
れたアルミニウム（ＡＩ）の配線用金属層８と、チャネ
ル保護膜５上に被覆された層間絶縁膜１１と、この層間
絶縁膜１１上に設けられた第２ゲート電極１２により構
成されている。

そして、上記チャネル保護膜５で分割形成されたオーミ
ックコンタクト層６、拡散防止層７、配線用金属層８が
それぞれソース電極９、ドレイン電極１０を構成してい
る。

また、本トランジスタも高耐圧となるようゲート電極２
とドレイン電極１０の間にオフセット領域（領域長Ｌ２
）が設けられており、第２ゲート電極１２は、第５図に
示すように、チャネル領域長Ｌ１とオフセット領域長Ｌ
２の境目をＸｃとすると、Ｘｃを中心にして固在右方向
にほぼ均等となるように配置されていた。

しかしながら、上記のダブルゲート薄膜トランジスタで
は、その特性の向上を図るために、第２ゲート電極の位
置と幅に関して十分な検討が為されておらず、そのため
ダブルゲート高耐圧薄膜トランジスタの特性を更に向上
させることができないとの問題点があった。

本発明は上記実情に鑑みてなされたもので、実用上多く
の電流値を得ることができる最適な第２ゲート電極の幅
と位置を有するダブルゲート高耐圧薄膜トランジスタを
提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するための本発明は、ダブル
ゲート高耐圧薄膜トランジスタについて、基板上に第１
ゲート電極、ゲート絶縁膜、半導体活性層、チャネル保
護膜が形成され、前記チャネル保護膜を挟んでソース電
極とドレイン電極が形成され、前記第１ゲート電極と前
記ドレイン電極間にオフセット領域が設られ、前記チャ
ネル保護膜上に層間絶縁膜を介して第２ゲート電極を該
第２ゲート電極の一端が前記第１ゲート電極の前記ドレ
イン電極側の端を含み、該第２ゲート電極の他端が前記
オフセット領域の一部を覆うように設けたことを特徴と
している。

（作用） 本発明によれば、ダブルゲート高耐圧薄膜トランジスタ
における第２ゲート電極の位置について、第２ゲート電
極の一端が第１ゲート電極のドレイン側の端部を含むよ
うにして、第２ゲート電極の他端がチャネル領域の一部
を覆うように設けられているので、第１ゲート電極端に
存在するポテンシャルバリアを抑えて、大きなＯＮ電流
値を得ることができる。

（実施例） 本発明の一実施例について図面を参照しながら説明する
。

第１図は、本発明の一実施例に係るダブルゲト高耐圧薄
膜トランジスタの断面説明図である。

第５図と同様の構成をとる部分については、同じ符号を
付して説明する。

この構造は通称「逆スタガー型」と称されるもので、ガ
ラス等の基板１上に第１ゲート電極２をクロム（Ｃｒ）
で約５０ＯＡの厚さで形成し、その上部のトランジスタ
の活性部位については、ＣＶＤ法によりゲート絶縁膜２
としてシリコン窒化膜（Ｓ　ｉ　Ｎｘ　）が約３０００
Ａの厚さで、半導体活性層３としてイントリンシックア
モルファスシリコン（ｉ−ａ−５ｉ）が約５０ＯＡの厚
さで、そしてチャネル保護膜としてＳｉＮｘが約１５０
ＯＡの厚さで形成され、ソース電極９、ドレイン電極１
０はオーミックコンタクト層６としてフォスフイン（Ｐ
Ｈ３）がドープされたｎ＋アモルファノアリ：７：／　
（ｎ”　ａ−３ｉ）が約１０００Ａの厚さで、拡散防止
層７としてクロムが約１５０ＯＡ厚さで、配線用金属層
８としてアルミニウム（Ａ１）が１μｍの厚さで形成さ
れているものである。

また、チャネル保護膜５上に層間絶縁膜１１としてポリ
イミドが１．１μｍ１その上部に第２ゲート電極１２と
してアルミニウム（Ａ１）が１μｍの厚さで形成されて
いる。

本実施例の薄膜トランジスタは、高耐圧となるよう設計
されているので、チャネル領域長Ｌ１とドレイン電極１
０側にオフセット領域長Ｌ２を設けている。

本実施例においては、チャネル領域長（Ｌ］）を１７μ
ｍと、オフセット領域長（Ｌ２）を２５μｍと設定する
ものである。

本実施例においては、第２ゲート電極１２の中心の位置
を第１図において、第１ゲート電極２の右端を原点（Ｘ
ｃ−０）に持ち、ドレイン電極１０側を正方向とすると
き、電流値が第２ゲート電極の位置にどう依存するのか
を、Ｘｃを基準としてその依存性を調べたのが第２図に
示す図である。

また、電流値が第２ゲート電極１２の幅（Ｌ　ｆ　ｐ）
にどう依存するのか、その依存性を調べたのが第３図に
示す図である。

第２図について説明すると、チャネル領域長（Ｌｌ）を
１７μｍ１オフセツト領域長（Ｌ２）を２５　μｍ　Ｎ
チャネル幅（Ｗ）を３５２．ｃｚｍ、第２ゲート電極１
２の幅（Ｌ　ｆ　ｐ）を１２μｍとし、ドレイン電極１
０に電圧（Ｖ　ｄｓ）を１００Ｖ掛けて、第２ゲート電
極１２に電圧（ｖｒｐ）を５０Ｖ印加した時に、第１ゲ
ート電極２に２０Ｖの電圧を与えたＯＮ状態のＸｃを基
準とした第２ゲート電極１２の中心の位置の変化に関す
るＯＮ電流値を示したのが、図上部の折線グラフである
。またＶｄｓを１００ＶＳＶｆｐを５０Ｖとした時に、
第１ゲート電極２をＯｖとしたＯＦＦ状態のＸｃを基準
とした第２ゲート電極１２の中心の位置の変化に関する
ＯＦＦ電流値を示したのが、図下部の分布図である。

第２図によると、第２ゲート電極１２の幅（Ｌｆｐ）を
１２μｍとした場合のＸｃを基準として、プラス方向（
ドレイン電極側）へ６μｍの長さのところに第２ゲート
電極１２の中心を設定したときに、ＯＮ電流値（Ｉ　ｏ
ｎ）は最大となることがわかる。また、ＯＦＦ電流値（
Ｉｏｆ’ｆ）ＬＬ、Ｘｃを基準としたときの第２ゲート
電極１２の位置状態にあまり影響されないことも観察さ
れる。

つまり、第１ゲート電極２のドレイン電極側の端からド
レイン電極１０方向に１２μｍの第２ゲート電極１２が
設けられたときに、ＯＮ電流値が最大となるもので、第
１ゲート電極２の端を離れてドレイン電極１０方向へ設
定してしまうと、ＯＮ電流値が低下してしまう。これは
、第１ゲート電極２の端を離れて第２ゲート電極１２が
形成されると、第１ゲート電極２端にあるポテンシャル
バリアを抑えることができないため、ＯＮ電流値が低下
するためである。

従って、第１ゲート電極２の端に必ず第２ゲート電極１
２が掛るようにすべきことがわかる。

第３図について説明すると、チャネル領域長（Ｌｌ）を
１７．ｃｚｍ、オフセット領域長（Ｌｌ）を２５μｍ、
チャネル幅（Ｗ）を３５２μｍとし、ドレイン電極１０
に電圧（ＶｄＳ）を１００ｖ掛けて、第２ゲート電極１
２に電圧（Ｖ　ｆｐ）を５０Ｖ印加した時に、第１ゲー
ト電極２に２０Ｖの電圧を与えたＯＮ状態で、第２ゲー
ト電極１２の幅（Ｌ　ｆ　ｐ）の中心をＸｃ−０とした
場合の第２ゲト電極１２の幅（Ｌ　ｆ　ｐ）の変化に関
するＯＮ電流値を示したのが、図上部の折線グラフであ
る。

またＶｄｓを１００Ｖ、Ｖｆｐを５０　Ｖ　トＬ　タ時
１．：、、第１ゲート電極２をＯＶとしたＯＦＦ状態で
、Ｌｆｐの中心をＸｃ−Ｑとした場合の第２ゲート電極
１２の幅（Ｌ　ｆ　ｐ）の変化に関するＯＦＦ電流値を
示したのが、図下部の分布図である。

第３図によると、第２ゲート電極１２の幅（Ｌｆｐ）の
中心をＸｃ−０とするとき、Ｌｆｐが２４μｍ以上の長
さとなったときに、ＯＮ電流値（Ｉ　ｏｎ）は最大とな
ることがわかる。また、０ＦＦ１１Ｅ流値（Ｉｏｆ’ｆ
）ハ、第２ゲート電極１２の幅（Ｌ　ｆ　ｐ）にあまり
影響されないことも観察される。

つまり、Ｘｃ−０としたとき、Ｌｆｐを２４μｍ以上と
することは、オフセット領域を１２μｍ以上覆うことで
ある。これは、オフセット領域をある程度は第２ゲート
電極１２が覆うようにしないと、十分なＯＮ電流を得る
ことができないことを意味する。

以上より、第２ゲート電極には、第１ゲート電極２の端
に掛かるようにし、オフセット領域（Ｌｌ）を１２μｍ
以上覆うようにした方がＯＮ電流値を最大にできるので
、オフセット領域（Ｌｌ）をアロワンスを見込んで１０
μｍ以上覆うとき、第２ゲート電極１２は有効に働くこ
とがわかる。

本実施例によれば、第１ゲート電極２の端に掛かるよう
にしてオフセット領域（Ｌｌ）を１０μｍ以上覆う第２
ゲート電極１２を用いてダブルゲート高耐圧薄膜トラン
ジスタを形成しているので、十分大きなＯＮ電流値を得
ることができる効果がある。

尚、この高耐圧ＴＰＴは「スタガー型」にも適用できる
。

また、本実施例によれば、高耐圧ＴＰＴの特性を向上さ
せることばかりでなく、電気的ストレスに対する信頼性
が高くないインバータ回路を構成した場合、インバータ
出力のＨＩＧＨ／ＬＯＷ比が大きく取れる効果がある。

（発明の効果） 本発明によれば、ダブルゲート高耐圧薄膜トランジスタ
における第２ゲート電極の位置について、第２ゲート電
極の一端が第１ゲート電極のドレイン電極側の端部を含
むようにして、数μｍチャネル領域上にあり、オフセッ
ト領域を１０μｍ以上覆うことにより、第１ゲート電極
端に存在するポテンシャルバリアを抑えることができ、
大きなＯＮ電流値を得ることができる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るダブルゲート高耐圧
薄膜トランジスタの断面説明図、第２図はダブルゲート
高耐圧薄膜トランジスタのＯＮ。 ＯＦＦ電流値のＸｃ依存性を示す図、第３図はダブルゲ
ート高耐圧高耐圧薄膜トランジスタのＯＮ、ＯＦＦ電流
値のＬｆｐ依存性を示す図、第４図は従来のシングルゲ
ート高耐圧薄膜トランジスタの断面説明図、第５図は一
般のダブルゲート高耐圧薄膜トランジスタの断面図、第
４図は従来のインバータ回路図である。 １・・・・・・基板 ２・・・・・・第１ゲート電極 ３・・・・・・ゲート絶縁膜 ４・・・・・・半導体活性層 ５・・・・・・チャネル保護膜 ６・・・・・・オーミックコンタクト層７・・・・・・
拡散防止層 ８・・・・・・配線用金属層 ９・・・・・・ソース電極 １０・・・ドレイン電極 １１・・・層間絶縁膜 １２・・・第２ゲート電極

Claims (1)

【特許請求の範囲】
1. 基板上に第１ゲート電極、ゲート絶縁膜、半導体活性層
   、チャネル保護膜が形成され、前記チャネル保護膜を挟
   んでソース電極とドレイン電極が形成され、前記第１ゲ
   ート電極と前記ドレイン電極間にオフセット領域が設ら
   れ、前記チャネル保護膜上に層間絶縁膜を介して第２ゲ
   ート電極を該第２ゲート電極の一端が前記第１ゲート電
   極の前記ドレイン電極側の端を含み、該第２ゲート電極
   の他端が前記オフセット領域の一部を覆うように設けた
   ことを特徴とするダブルゲート高耐圧薄膜トランジスタ
   。