JPH04251982A - Ｓｏｉ型薄膜トランジスタ - Google Patents
Ｓｏｉ型薄膜トランジスタInfo
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- JPH04251982A JPH04251982A JP1164291A JP1164291A JPH04251982A JP H04251982 A JPH04251982 A JP H04251982A JP 1164291 A JP1164291 A JP 1164291A JP 1164291 A JP1164291 A JP 1164291A JP H04251982 A JPH04251982 A JP H04251982A
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- insulation film
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ構造を有する高
性能の薄膜トランジスタに関する。
性能の薄膜トランジスタに関する。
【０００２】
【従来の技術】近年、薄膜トランジスタは３次元集積回
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（０．
１ μｍ以下）にすることで、固有のメカニズムによっ
て非常に高いモビリティを得ようとする研究が行なわれ
ている。しかしながら、このような研究において特定の
特性が注目されるのみであり、他のトランジスタ特性が
どのように変化するのかについてはまだあまり把握され
ていない。
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（０．
１ μｍ以下）にすることで、固有のメカニズムによっ
て非常に高いモビリティを得ようとする研究が行なわれ
ている。しかしながら、このような研究において特定の
特性が注目されるのみであり、他のトランジスタ特性が
どのように変化するのかについてはまだあまり把握され
ていない。
【０００３】
【発明が解決しようとする課題】本発明者らはＳＯＩ構
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
【０００４】さらに詳しくいえば、厚い絶縁基板上に薄
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
【０００５】本発明者らは、現実のＳＯＩ構造では存在
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑｓｓ）を考慮にいれ、シミュレーションを行な
ったところ、所定の膜厚以下では、電界はゲート界面側
が下地界面近傍に比較して強いにも係らず、実際アバラ
ンシェブレイクダウンは、下地界面近傍で生じているこ
とを突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱｓ
ｓをゲートおよび下地界面近傍に仮定した場合、下地界
面の方がキャリヤ数に対する影響が大きいためと推察さ
れる。
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑｓｓ）を考慮にいれ、シミュレーションを行な
ったところ、所定の膜厚以下では、電界はゲート界面側
が下地界面近傍に比較して強いにも係らず、実際アバラ
ンシェブレイクダウンは、下地界面近傍で生じているこ
とを突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱｓ
ｓをゲートおよび下地界面近傍に仮定した場合、下地界
面の方がキャリヤ数に対する影響が大きいためと推察さ
れる。
【０００６】本発明の目的は、以上のような新しい知見
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供することである。
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供することである。
【０００７】
【課題を解決するための手段】本発明は、透明絶縁基板
上に形成した、第１の電極、第１のゲート絶縁膜、半導
体層、第２のゲート電極および第２のゲート絶縁膜から
なるＳＯＩ型薄膜トランジスタにおいて、前記第１のゲ
ート電極幅と前記第２のゲート電極幅が異なり、且つ、
第１のゲート絶縁膜と第２のゲート絶縁膜の厚さが異な
ることを特徴とするＳＯＩ型薄膜トランジスタである。
上に形成した、第１の電極、第１のゲート絶縁膜、半導
体層、第２のゲート電極および第２のゲート絶縁膜から
なるＳＯＩ型薄膜トランジスタにおいて、前記第１のゲ
ート電極幅と前記第２のゲート電極幅が異なり、且つ、
第１のゲート絶縁膜と第２のゲート絶縁膜の厚さが異な
ることを特徴とするＳＯＩ型薄膜トランジスタである。
【０００８】以下図面により本発明を詳細に説明する。
【０００９】図１（ｆ）は、本発明の特徴を模式的に表
わした図であり、本発明のＳＯＩ型薄膜トランジスタの
断面構造の一例を示す図である。
わした図であり、本発明のＳＯＩ型薄膜トランジスタの
断面構造の一例を示す図である。
【００１０】本発明の薄膜トランジスタは、いわゆるダ
ブルゲート構造のＭＩＳ−ＦＥＴである。ソース・ドレ
イン領域１１０の接合面は、第２のゲート絶縁膜１０５
との界面が上側の第２のゲート電極１０９端にあるが、
図１に示す例では第１のゲート絶縁膜１０３との界面が
下側の第１のゲート電極１０２端よりも外側にあり、下
側の第１のゲート電極１０２に対しては、いわゆるオフ
セットゲート構造を持つものである。ここで、図１に示
す例では第１のゲート電極幅が第２のゲート電極幅より
も狭い例を示したが、本発明における第１のゲート電極
幅と第２の電極幅は異なっていればどちらが広くてもか
まわない。
ブルゲート構造のＭＩＳ−ＦＥＴである。ソース・ドレ
イン領域１１０の接合面は、第２のゲート絶縁膜１０５
との界面が上側の第２のゲート電極１０９端にあるが、
図１に示す例では第１のゲート絶縁膜１０３との界面が
下側の第１のゲート電極１０２端よりも外側にあり、下
側の第１のゲート電極１０２に対しては、いわゆるオフ
セットゲート構造を持つものである。ここで、図１に示
す例では第１のゲート電極幅が第２のゲート電極幅より
も狭い例を示したが、本発明における第１のゲート電極
幅と第２の電極幅は異なっていればどちらが広くてもか
まわない。
【００１１】本発明のトランジスタは、上下（図中にお
いて）のゲート電極１０２、および１０９を同電位で駆
動させると、そのｏｎ動作時においては、第２のゲート
絶縁膜１０５の方が第１のゲート絶縁膜１０３に比べて
厚いため、主にチャネルは半導体層１０４と第１のゲー
ト絶縁膜との界面で制御され、相互コンダクタンスｇｍ
は、みかけ上は単一のゲートに比べほとんど変化しな
いか、第２のゲート電極１０９の寄与分だけ若干増大す
る。すなわち、第１のゲート電極１０２が主なゲートと
して作動するわけであるが、この場合、第２のゲート絶
縁膜１０５の厚さが厚いため、そのゲート膜容量は小さ
く、第１のゲート電極によってチャネルにかけられた電
界は、第２のゲート絶縁膜によって曲げられることなく
、従ってＳＯＩ層を薄膜化した場合の特性（高いキャリ
ヤ移動度）はそのまま維持される。さらに、第１のゲー
ト電極１０２は、オフセット構造を持っているため、ゲ
ート／ドレイン間の寄生容量がさらに低減され、動作周
波数はオフセットされていない場合に比べ高くすること
ができる。
いて）のゲート電極１０２、および１０９を同電位で駆
動させると、そのｏｎ動作時においては、第２のゲート
絶縁膜１０５の方が第１のゲート絶縁膜１０３に比べて
厚いため、主にチャネルは半導体層１０４と第１のゲー
ト絶縁膜との界面で制御され、相互コンダクタンスｇｍ
は、みかけ上は単一のゲートに比べほとんど変化しな
いか、第２のゲート電極１０９の寄与分だけ若干増大す
る。すなわち、第１のゲート電極１０２が主なゲートと
して作動するわけであるが、この場合、第２のゲート絶
縁膜１０５の厚さが厚いため、そのゲート膜容量は小さ
く、第１のゲート電極によってチャネルにかけられた電
界は、第２のゲート絶縁膜によって曲げられることなく
、従ってＳＯＩ層を薄膜化した場合の特性（高いキャリ
ヤ移動度）はそのまま維持される。さらに、第１のゲー
ト電極１０２は、オフセット構造を持っているため、ゲ
ート／ドレイン間の寄生容量がさらに低減され、動作周
波数はオフセットされていない場合に比べ高くすること
ができる。
【００１２】一方、トランジスタのｏｆｆ動作時では、
ドレイン接合面と第１のゲート絶縁膜１０３界面での電
界はオフセットされている分だけ緩和され、ドレイン接
合面でのアバランシェブレイクダウンを起しにくくなる
。さらに、ドレイン接合面と第２のゲート絶縁膜１０５
界面でのアバランシェブレイクダウンは、第２のゲート
絶縁膜１０５界面とチャネル領域との界面に蓄積層が形
成され、ドレイン接合端近傍に存在し、アバランシェブ
レイクダウンを引き起こすであろう少数キャリアの蓄積
を防止し、その結果耐圧が向上する。
ドレイン接合面と第１のゲート絶縁膜１０３界面での電
界はオフセットされている分だけ緩和され、ドレイン接
合面でのアバランシェブレイクダウンを起しにくくなる
。さらに、ドレイン接合面と第２のゲート絶縁膜１０５
界面でのアバランシェブレイクダウンは、第２のゲート
絶縁膜１０５界面とチャネル領域との界面に蓄積層が形
成され、ドレイン接合端近傍に存在し、アバランシェブ
レイクダウンを引き起こすであろう少数キャリアの蓄積
を防止し、その結果耐圧が向上する。
【００１３】上述の第１、第２のゲート絶縁膜の膜厚は
、例えば、第１のゲート絶縁膜界面が主チャネル領域と
なった場合、第２のゲート絶縁膜厚は、Ｖ＋ｈ（１）＜
Ｖ＋ｈ（２）＜ＶＤＤ ここで、 Ｖ＋ｈ（２）＝θｄ（２）／Ｃｏｘ（２）＋２ψＢ
＋φｍｓ−θｓｓ／Ｃｏｘ（２） Ｖ＋ｈ（１）
：第１のゲート電極を主ゲートとした時のしきい値電圧
Ｖ＋ｈ（２）：第２のゲート電極を主ゲートと
した時のしきい値電圧 Ｃｏｘ（２）：第２のゲ
ート絶縁膜容量 ψＢ ：フェルミポテン
シャル φｍｓ ：仕事関数差 θｄ（２） ：第２のゲート絶縁膜界面に誘起
される反転層内電荷 ＶＤＤ ：電源電圧 で定義される。
、例えば、第１のゲート絶縁膜界面が主チャネル領域と
なった場合、第２のゲート絶縁膜厚は、Ｖ＋ｈ（１）＜
Ｖ＋ｈ（２）＜ＶＤＤ ここで、 Ｖ＋ｈ（２）＝θｄ（２）／Ｃｏｘ（２）＋２ψＢ
＋φｍｓ−θｓｓ／Ｃｏｘ（２） Ｖ＋ｈ（１）
：第１のゲート電極を主ゲートとした時のしきい値電圧
Ｖ＋ｈ（２）：第２のゲート電極を主ゲートと
した時のしきい値電圧 Ｃｏｘ（２）：第２のゲ
ート絶縁膜容量 ψＢ ：フェルミポテン
シャル φｍｓ ：仕事関数差 θｄ（２） ：第２のゲート絶縁膜界面に誘起
される反転層内電荷 ＶＤＤ ：電源電圧 で定義される。
【００１４】また、オフセット量は、主ゲート電極のソ
ース・ドレイン端からの距離であり、基本的には、ゼロ
以上であれば効果がある。しかし、あまりオフセット量
が大きいと、トランジスタのｇｍが低下してしまうので
、通常、ＬＯＦＦＳＥＴ≦５μｍ、より望ましくはＬＯ
ＦＦＳＥＴ≦３μｍを設定すれば良い。
ース・ドレイン端からの距離であり、基本的には、ゼロ
以上であれば効果がある。しかし、あまりオフセット量
が大きいと、トランジスタのｇｍが低下してしまうので
、通常、ＬＯＦＦＳＥＴ≦５μｍ、より望ましくはＬＯ
ＦＦＳＥＴ≦３μｍを設定すれば良い。
【００１５】上述のトランジスタを形成するには、例え
ば次のようにすれば良い。
ば次のようにすれば良い。
【００１６】まず、石英等の透明絶縁基板１０１上に第
１のゲート電極１０２を、例えば、Ａｌ， Ａｌ−Ｓｉ
， Ｗ， Ｗ−Ｓｉ等の金属材料を用いて、通常のフォ
トリソ工程を経て形成する。次に、第１の絶縁膜１０３
を、例えば、ＣＶＤ法やスパッタ法を用いてＳｉＯ，Ｓ
ｉＮ， ＳｉＯＮ 膜等により形成する。この上に半導
体層１０４を形成する。半導体層としては、本出願人が
特開昭６３−１０７０１６にて提案した、非晶質基板上
への単結晶成長法により成長させその表面を平坦化した
単結晶シリコンや、非晶質シリコン膜や多結晶シリコン
膜をエネルギービーム等で溶融再結晶化したものなどを
用いることができる。
１のゲート電極１０２を、例えば、Ａｌ， Ａｌ−Ｓｉ
， Ｗ， Ｗ−Ｓｉ等の金属材料を用いて、通常のフォ
トリソ工程を経て形成する。次に、第１の絶縁膜１０３
を、例えば、ＣＶＤ法やスパッタ法を用いてＳｉＯ，Ｓ
ｉＮ， ＳｉＯＮ 膜等により形成する。この上に半導
体層１０４を形成する。半導体層としては、本出願人が
特開昭６３−１０７０１６にて提案した、非晶質基板上
への単結晶成長法により成長させその表面を平坦化した
単結晶シリコンや、非晶質シリコン膜や多結晶シリコン
膜をエネルギービーム等で溶融再結晶化したものなどを
用いることができる。
【００１７】次に第２の絶縁膜１０５を第１の絶縁膜１
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。すなわち、図１（ｃ），（ｄ）に示すように、フ
ォトレジスト１０７をスピン塗布した後、基板１０１側
から露光（ｈν）する。露光は別途にフォトマスクを用
いることなく、第１のゲート電極１０２を露光マスクと
して用いる。続いて光が照射され反応したフォトレジス
トを現像し、残ったレジストパターン１０８をマスクと
して第２のゲート電極材料層１０６をエッチング除去し
、第２のゲート電極１０９を形成する。その際、第１の
ゲ−ト電極１０２、第２のゲート電極１０９の幅が異な
るように形成する。
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。すなわち、図１（ｃ），（ｄ）に示すように、フ
ォトレジスト１０７をスピン塗布した後、基板１０１側
から露光（ｈν）する。露光は別途にフォトマスクを用
いることなく、第１のゲート電極１０２を露光マスクと
して用いる。続いて光が照射され反応したフォトレジス
トを現像し、残ったレジストパターン１０８をマスクと
して第２のゲート電極材料層１０６をエッチング除去し
、第２のゲート電極１０９を形成する。その際、第１の
ゲ−ト電極１０２、第２のゲート電極１０９の幅が異な
るように形成する。
【００１８】このような露光条件は次のように設定すれ
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量とし
、それよりも露光量がアンダーとなる場合はパターン寸
法が太くなり、逆にオーバーとなる場合はパターン寸法
は狭くなる。実際に本発明者が得たデータでは露光量を
適正露光量より１０％減少させることによって、ライン
パターン寸法を０．２ μｍ大きくすることができる。 また、露光装置として、ミラープロジェクション装置や
ステッパーを用いる場合は、露光量は適正露光量に設定
しておき、投影光の焦点をずらすことでも上述と同様に
Ｌだけ太いパターンを得ることができる。実際にミラー
プロジェクション装置を用いた場合は、１μｍデフォー
カスさせることでラインパターンを０．２ μｍ太くす
ることができる。
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量とし
、それよりも露光量がアンダーとなる場合はパターン寸
法が太くなり、逆にオーバーとなる場合はパターン寸法
は狭くなる。実際に本発明者が得たデータでは露光量を
適正露光量より１０％減少させることによって、ライン
パターン寸法を０．２ μｍ大きくすることができる。 また、露光装置として、ミラープロジェクション装置や
ステッパーを用いる場合は、露光量は適正露光量に設定
しておき、投影光の焦点をずらすことでも上述と同様に
Ｌだけ太いパターンを得ることができる。実際にミラー
プロジェクション装置を用いた場合は、１μｍデフォー
カスさせることでラインパターンを０．２ μｍ太くす
ることができる。
【００１９】最後に第２のゲート電極１０９をマスクと
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。本発明によれば、不純物拡散層であるソース・ドレ
イン領域１１０は、レジストパターンによって形成され
た第２のゲート電極１０９によってセルファラインに形
成できる。一方、第２のゲート電極１０９も、第１のゲ
ート電極１０２によってセルフアラインに形成される。 この結果、第１および第２のゲート電極１０２，１０９
およびソース・ドレイン領域は全てセルフアラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。本発明によれば、不純物拡散層であるソース・ドレ
イン領域１１０は、レジストパターンによって形成され
た第２のゲート電極１０９によってセルファラインに形
成できる。一方、第２のゲート電極１０９も、第１のゲ
ート電極１０２によってセルフアラインに形成される。 この結果、第１および第２のゲート電極１０２，１０９
およびソース・ドレイン領域は全てセルフアラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
【００２０】
【実施例】以下実施例により本発明をさらに具体的に説
明する。
明する。
【００２１】実施例１
図１（ａ）〜（ｆ）は、本発明の薄膜トランジスタの製
造工程の一例を示す断面フローである。
造工程の一例を示す断面フローである。
【００２２】石英基板１０１上にスパッタ法にてタング
ステン（Ｗ）を２０００Å堆積させ、通常のフォトリソ
工程により第１のゲート電極１０２を形成した。次に、
常圧ＣＶＤ法にて、反応ガスとしてＳｉＨ４／Ｏ２を用
い、基板温度 ４００℃で第１のゲート絶縁膜（ＳｉＯ
２）１０３を５００Å堆積させた。さらに減圧ＣＶＤ法
を用いてＳｉ３Ｎ４膜を１０００Å堆積させ、このＳｉ
３Ｎ４膜を通常のフォトリソ工程を用いて第１のゲート
電極１０２の直上に１．５μｍ角のドットを残して他の
領域を除去し、減圧ＣＶＤ法により以下の条件で結晶成
長を行なった。
ステン（Ｗ）を２０００Å堆積させ、通常のフォトリソ
工程により第１のゲート電極１０２を形成した。次に、
常圧ＣＶＤ法にて、反応ガスとしてＳｉＨ４／Ｏ２を用
い、基板温度 ４００℃で第１のゲート絶縁膜（ＳｉＯ
２）１０３を５００Å堆積させた。さらに減圧ＣＶＤ法
を用いてＳｉ３Ｎ４膜を１０００Å堆積させ、このＳｉ
３Ｎ４膜を通常のフォトリソ工程を用いて第１のゲート
電極１０２の直上に１．５μｍ角のドットを残して他の
領域を除去し、減圧ＣＶＤ法により以下の条件で結晶成
長を行なった。
【００２３】ＳｉＨ２Ｃｌ２／ＨＣｌ／Ｈ２ ＝０．５
３／１．６／１００（ｌ／ｍｉｎ．）１５０Ｔｏｒｒ、
９９０ ℃、 １２０分この結果、粒径１００μｍの単
結晶シリコンが成長した。 この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ０．１μｍの単結晶半導体層
１０４を形成した後、再度ＲＩＥにより所望の形状にエ
ッチングした（図１（ａ））。
３／１．６／１００（ｌ／ｍｉｎ．）１５０Ｔｏｒｒ、
９９０ ℃、 １２０分この結果、粒径１００μｍの単
結晶シリコンが成長した。 この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ０．１μｍの単結晶半導体層
１０４を形成した後、再度ＲＩＥにより所望の形状にエ
ッチングした（図１（ａ））。
【００２４】次に、常圧ＣＶＤ法にて、第１のゲート絶
縁膜１０３を形成した時と同様の条件でＳｉＯ２膜１０
５を１５００Å堆積させた。更に、第２のゲート電極材
料層１０６として減圧ＣＶＤ法にて低抵抗ポリシリコン
を２０００Å堆積させた。堆積条件としては、ＳｉＨ４
を１５０ｓｃｃｍ、ＰＨ３（０．５％Ｎ２希釈）１５ｓ
ｃｃｍ、圧力０．２Ｔｏｒｒ、 温度６００ ℃で５分
間堆積を行なった（図１（ｂ））。
縁膜１０３を形成した時と同様の条件でＳｉＯ２膜１０
５を１５００Å堆積させた。更に、第２のゲート電極材
料層１０６として減圧ＣＶＤ法にて低抵抗ポリシリコン
を２０００Å堆積させた。堆積条件としては、ＳｉＨ４
を１５０ｓｃｃｍ、ＰＨ３（０．５％Ｎ２希釈）１５ｓ
ｃｃｍ、圧力０．２Ｔｏｒｒ、 温度６００ ℃で５分
間堆積を行なった（図１（ｂ））。
【００２５】ポジ型フォトレジスト１０７は、スピン塗
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より１０％
アンダーな露光量で露光を行なった（図１（ｃ））。そ
の後、レジストを現像し（図１（ｄ））、残ったレジス
トパターン１０８をマスクとして第２のゲート電極材料
層１０６をＲＩＥにてエッチングし第２のゲート電極１
０９を形成させた。本露光条件では、第２のゲート電極
１０９の寸法は、第１のゲート電極の寸法より片側当り
０．２μｍ大きく形成できた（図１（ｅ））。
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より１０％
アンダーな露光量で露光を行なった（図１（ｃ））。そ
の後、レジストを現像し（図１（ｄ））、残ったレジス
トパターン１０８をマスクとして第２のゲート電極材料
層１０６をＲＩＥにてエッチングし第２のゲート電極１
０９を形成させた。本露光条件では、第２のゲート電極
１０９の寸法は、第１のゲート電極の寸法より片側当り
０．２μｍ大きく形成できた（図１（ｅ））。
【００２６】最後に、通常のイオン注入法にて、Ｐ＋を
１Ｅ１５ｃｍ−２、１４０ｋｅＶで注入し、ソース・ド
レイン領域 １１０を形成した。また、形成されたソ
ース・ドレイン領域を活性化させるため ８００℃でア
ニールを行なった。この結果、ソース・ドレイン領域接
合面は第１のゲート電極１０２端より０．１μｍだけオ
フセットされていることがＳＩＭＳの深さおよびライン
分析にて確認された。
１Ｅ１５ｃｍ−２、１４０ｋｅＶで注入し、ソース・ド
レイン領域 １１０を形成した。また、形成されたソ
ース・ドレイン領域を活性化させるため ８００℃でア
ニールを行なった。この結果、ソース・ドレイン領域接
合面は第１のゲート電極１０２端より０．１μｍだけオ
フセットされていることがＳＩＭＳの深さおよびライン
分析にて確認された。
【００２７】作製したトランジスタを作動させたところ
、ｏｎ−ｏｆｆ比で１０６（Ａ）以上が得られ、充分実
用に供するものであった。またｏｆｆ 時のドレイン破
壊耐圧は、１５Ｖ以上であり、単一ゲートのもの、ある
いはオフセットされていないものと比較して２倍近い耐
圧が得られた。
、ｏｎ−ｏｆｆ比で１０６（Ａ）以上が得られ、充分実
用に供するものであった。またｏｆｆ 時のドレイン破
壊耐圧は、１５Ｖ以上であり、単一ゲートのもの、ある
いはオフセットされていないものと比較して２倍近い耐
圧が得られた。
【００２８】実施例２
図２（ａ）〜（ｃ）は、本発明の薄膜トランジスタの製
造工程の他の一例を示す断面フローである。
造工程の他の一例を示す断面フローである。
【００２９】石英基板２０１上にスパッタ法にてタング
ステン（Ｗ）を２０００Å堆積させ、通常のフォトリソ
工程により第１のゲート電極２０２を形成した。次に、
常圧ＣＶＤ法にて、反応ガスとしてＳｉＨ４／Ｏ２を用
い、基板温度 ４００℃で第１のゲート絶縁膜（ＳｉＯ
２）２０３を５００Å堆積させた。さらに減圧ＣＶＤ法
を用いてＳｉ３Ｎ４膜を１０００Å堆積させ、このＳｉ
３Ｎ４膜を通常のフォトリソ工程を用いて第１のゲート
電極２０２の直上に１．５μｍ角のドットを残して他の
領域を除去し、減圧ＣＶＤ法により以下の条件で結晶成
長を行なった。
ステン（Ｗ）を２０００Å堆積させ、通常のフォトリソ
工程により第１のゲート電極２０２を形成した。次に、
常圧ＣＶＤ法にて、反応ガスとしてＳｉＨ４／Ｏ２を用
い、基板温度 ４００℃で第１のゲート絶縁膜（ＳｉＯ
２）２０３を５００Å堆積させた。さらに減圧ＣＶＤ法
を用いてＳｉ３Ｎ４膜を１０００Å堆積させ、このＳｉ
３Ｎ４膜を通常のフォトリソ工程を用いて第１のゲート
電極２０２の直上に１．５μｍ角のドットを残して他の
領域を除去し、減圧ＣＶＤ法により以下の条件で結晶成
長を行なった。
【００３０】ＳｉＨ２Ｃｌ２／ＨＣｌ／Ｈ２ ＝０．５
３／１．６／１００（ｌ／ｍｉｎ．）１５０Ｔｏｒｒ、
９９０ ℃、 １２０分この結果、粒径１００μｍの単
結晶シリコンが成長した。 この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ０．１μｍの単結晶半導体層
２０４を形成した後、再度ＲＩＥにより所望の形状にエ
ッチングした。
３／１．６／１００（ｌ／ｍｉｎ．）１５０Ｔｏｒｒ、
９９０ ℃、 １２０分この結果、粒径１００μｍの単
結晶シリコンが成長した。 この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ０．１μｍの単結晶半導体層
２０４を形成した後、再度ＲＩＥにより所望の形状にエ
ッチングした。
【００３１】次に、常圧ＣＶＤ法にて、第１のゲート絶
縁膜２０３を形成した時と同様の条件でＳｉＯ２膜２０
５を１５００Å堆積させた。
縁膜２０３を形成した時と同様の条件でＳｉＯ２膜２０
５を１５００Å堆積させた。
【００３２】ポジ型フォトレジスト２０７は、スピン塗
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量で露光を行
なった。その後、レジストを現像し、残ったレジストパ
ターン２０７をマスクとして。通常のイオン注入法にて
、Ｐ＋を１Ｅ１５ｃｍ−２、１４０ｋｅＶで注入し、ソ
ース・ドレイン領域２１０を形成した（図２（ａ））。 また、形成されたソース・ドレイン領域を活性化させる
ため ８００℃でアニールを行なった。
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量で露光を行
なった。その後、レジストを現像し、残ったレジストパ
ターン２０７をマスクとして。通常のイオン注入法にて
、Ｐ＋を１Ｅ１５ｃｍ−２、１４０ｋｅＶで注入し、ソ
ース・ドレイン領域２１０を形成した（図２（ａ））。 また、形成されたソース・ドレイン領域を活性化させる
ため ８００℃でアニールを行なった。
【００３３】更に、第２のゲート電極材料層２０６とし
て減圧ＣＶＤ法にて低抵抗ポリシリコンを２０００Å堆
積させた。堆積条件としては、ＳｉＨ４を１５０ｓｃｃ
ｍ、ＰＨ３（０．５％Ｎ２希釈）１５ｓｃｃｍ、圧力０
．２Ｔｏｒｒ、 温度６００ ℃で５分間堆積を行なっ
た。
て減圧ＣＶＤ法にて低抵抗ポリシリコンを２０００Å堆
積させた。堆積条件としては、ＳｉＨ４を１５０ｓｃｃ
ｍ、ＰＨ３（０．５％Ｎ２希釈）１５ｓｃｃｍ、圧力０
．２Ｔｏｒｒ、 温度６００ ℃で５分間堆積を行なっ
た。
【００３４】ポジ型フォトレジスト２０８は、スピン塗
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より１０％
オーバーな露光量で露光を行なった（図２（ｂ））。そ
の後、レジストを現像し、残ったレジストパターン２０
８をマスクとして第２のゲート電極材料層２０６をＲＩ
Ｅにてエッチングし第２のゲート電極２０９を形成させ
た。本露光条件では、第２のゲート電極２０９の寸法は
、第１のゲート電極の寸法より片側当り０．２μｍ小さ
く形成できた（図２（ｃ））。
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より１０％
オーバーな露光量で露光を行なった（図２（ｂ））。そ
の後、レジストを現像し、残ったレジストパターン２０
８をマスクとして第２のゲート電極材料層２０６をＲＩ
Ｅにてエッチングし第２のゲート電極２０９を形成させ
た。本露光条件では、第２のゲート電極２０９の寸法は
、第１のゲート電極の寸法より片側当り０．２μｍ小さ
く形成できた（図２（ｃ））。
【００３５】
【発明の効果】以上説明したように、本発明のＳＯＩ型
薄膜トランジスタは、ゲート／ドレイン間の寄生容量を
さらに小さく、動作速度の早いトランジスタとすること
ができ、ｏｆｆ時のドレイン破壊耐圧を向上できた。さ
らに、上下２つのゲート電極と、 ソース・ドレイン
領域をセルフアラインで形成したため、特性のばらつき
を抑え、歩留まりを向上させることができた。
薄膜トランジスタは、ゲート／ドレイン間の寄生容量を
さらに小さく、動作速度の早いトランジスタとすること
ができ、ｏｆｆ時のドレイン破壊耐圧を向上できた。さ
らに、上下２つのゲート電極と、 ソース・ドレイン
領域をセルフアラインで形成したため、特性のばらつき
を抑え、歩留まりを向上させることができた。
【００３６】さらに、ＭＯＳＦＥＴとしてｎチャネルの
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
【図１】本発明の薄膜トランジスタの製造工程の一例を
示す断面フローである。
示す断面フローである。
【図２】本発明の薄膜トランジスタの製造工程の他の一
例を示す断面フローである。
例を示す断面フローである。
【図３】本発明の薄膜トランジスタを製造するに当たり
、露光量とラインパターン巾の関係を示すグラフである
。１０１，２０１ 透明絶縁基板 １０２，２０２ 第１のゲート電極 １０３，２０３ 第１のゲート絶縁膜１０４，２０４
半導体層 １０５，２０５ 第２のゲート絶縁膜１０６，２０６
第２のゲート電極材料層１０７ フォトレジスト １０８，２０７，２０８ レジストパターン１０９，
２０９ 第２のゲート電極
、露光量とラインパターン巾の関係を示すグラフである
。１０１，２０１ 透明絶縁基板 １０２，２０２ 第１のゲート電極 １０３，２０３ 第１のゲート絶縁膜１０４，２０４
半導体層 １０５，２０５ 第２のゲート絶縁膜１０６，２０６
第２のゲート電極材料層１０７ フォトレジスト １０８，２０７，２０８ レジストパターン１０９，
２０９ 第２のゲート電極
Claims (4)
- 【請求項１】 透明絶縁基板上に形成した、第１の電
極、第１のゲート絶縁膜、半導体層、第２のゲート電極
および第２のゲート絶縁膜からなるＳＯＩ型薄膜トラン
ジスタにおいて、前記第１のゲート電極幅と前記第２の
ゲート電極幅が異なり、且つ、第１のゲート絶縁膜と第
２のゲート絶縁膜の厚さが異なることを特徴とするＳＯ
Ｉ型薄膜トランジスタ。 - 【請求項２】 電極幅の大きいゲート電極側のゲート
絶縁膜の厚さが厚いことを特徴とする請求項１記載のＳ
ＯＩ型薄膜トランジスタ。 - 【請求項３】 前記第１のゲート電極または第２のゲ
ート電極のうち電極幅の大きい電極をマスクとしてトラ
ンジスタのソース・ドレイン領域形成のための不純物の
注入が行われたことを特徴とする請求項１記載のＳＯＩ
型薄膜トランジスタ。 - 【請求項４】 前記半導体層が、シリコン層であるこ
とを特徴とする請求項１記載のＳＯＩ型薄膜トランジス
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011642A JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
| US07/815,021 US5420048A (en) | 1991-01-09 | 1991-12-31 | Manufacturing method for SOI-type thin film transistor |
| EP92100128A EP0494628B1 (en) | 1991-01-09 | 1992-01-07 | Manufacturing method for a multigate thin film transistor |
| DE69226666T DE69226666T2 (de) | 1991-01-09 | 1992-01-07 | Verfahren zur Herstellung eines Mehrfachgate-Dünnfilmtransistors |
| CA002058513A CA2058513C (en) | 1991-01-09 | 1992-01-08 | Soi-type thin film transistor and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011642A JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251982A true JPH04251982A (ja) | 1992-09-08 |
| JP2912714B2 JP2912714B2 (ja) | 1999-06-28 |
Family
ID=11783610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011642A Expired - Fee Related JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912714B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069022A (ja) * | 2001-08-16 | 2003-03-07 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式 |
| CN110047830A (zh) * | 2015-03-26 | 2019-07-23 | 三重富士通半导体股份有限公司 | 半导体器件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125970A (ja) * | 1990-09-18 | 1992-04-27 | Fuji Xerox Co Ltd | ダブルゲート高耐圧薄膜トランジスタ |
-
1991
- 1991-01-09 JP JP3011642A patent/JP2912714B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125970A (ja) * | 1990-09-18 | 1992-04-27 | Fuji Xerox Co Ltd | ダブルゲート高耐圧薄膜トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069022A (ja) * | 2001-08-16 | 2003-03-07 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式 |
| CN110047830A (zh) * | 2015-03-26 | 2019-07-23 | 三重富士通半导体股份有限公司 | 半导体器件 |
| CN110047830B (zh) * | 2015-03-26 | 2023-03-28 | 联华电子日本株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912714B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |