JP2912714B2 - Ｓｏｉ型薄膜トランジスタ - Google Patents
Ｓｏｉ型薄膜トランジスタInfo
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- JP2912714B2 JP2912714B2 JP3011642A JP1164291A JP2912714B2 JP 2912714 B2 JP2912714 B2 JP 2912714B2 JP 3011642 A JP3011642 A JP 3011642A JP 1164291 A JP1164291 A JP 1164291A JP 2912714 B2 JP2912714 B2 JP 2912714B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ構造を有する高
性能の薄膜トランジスタに関する。
性能の薄膜トランジスタに関する。
【０００２】
【従来の技術】近年、薄膜トランジスタは３次元集積回
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（0.1
μｍ以下）にすることで、固有のメカニズムによって非
常に高いモビリティを得ようとする研究が行なわれてい
る。しかしながら、このような研究において特定の特性
が注目されるのみであり、他のトランジスタ特性がどの
ように変化するのかについてはまだあまり把握されてい
ない。
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（0.1
μｍ以下）にすることで、固有のメカニズムによって非
常に高いモビリティを得ようとする研究が行なわれてい
る。しかしながら、このような研究において特定の特性
が注目されるのみであり、他のトランジスタ特性がどの
ように変化するのかについてはまだあまり把握されてい
ない。
【０００３】
【発明が解決しようとする課題】本発明者らはＳＯＩ構
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
【０００４】さらに詳しくいえば、厚い絶縁基板上に薄
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
【０００５】本発明者らは、現実のＳＯＩ構造では存在
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑss）を考慮にいれ、シミュレーションを行なっ
たところ、所定の膜厚以下では、電界はゲート界面側が
下地界面近傍に比較して強いにも係らず、実際アバラン
シェブレイクダウンは、下地界面近傍で生じていること
を突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱss
をゲートおよび下地界面近傍に仮定した場合、下地界面
の方がキャリヤ数に対する影響が大きいためと推察され
る。
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑss）を考慮にいれ、シミュレーションを行なっ
たところ、所定の膜厚以下では、電界はゲート界面側が
下地界面近傍に比較して強いにも係らず、実際アバラン
シェブレイクダウンは、下地界面近傍で生じていること
を突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱss
をゲートおよび下地界面近傍に仮定した場合、下地界面
の方がキャリヤ数に対する影響が大きいためと推察され
る。
【０００６】本発明の目的は、以上のような新しい知見
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供することである。
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供することである。
【０００７】
【課題を解決するための手段】本発明は、第１のゲート
電極と第１のゲート絶縁膜と半導体層と第２のゲート電
極と第２のゲート絶縁膜とが絶縁性の基板表面上に設け
られているＳＯＩ型薄膜トランジスタにおいて、前記第
２のゲート電極の電極幅が、前記第１のゲート電極の電
極幅より大きく、前記第１のゲート電極の端と、ソース
・ドレイン領域の端とが離れたオフセットゲート構造を
持ち、前記第２のゲート電極と前記半導体層との間にあ
る前記第２のゲート絶縁膜の厚さが、前記第１のゲート
電極と前記半導体層との間にある前記第１のゲート絶縁
膜の厚さよりも厚いことを特徴とするＳＯＩ型薄膜トラ
ンジスタである。
電極と第１のゲート絶縁膜と半導体層と第２のゲート電
極と第２のゲート絶縁膜とが絶縁性の基板表面上に設け
られているＳＯＩ型薄膜トランジスタにおいて、前記第
２のゲート電極の電極幅が、前記第１のゲート電極の電
極幅より大きく、前記第１のゲート電極の端と、ソース
・ドレイン領域の端とが離れたオフセットゲート構造を
持ち、前記第２のゲート電極と前記半導体層との間にあ
る前記第２のゲート絶縁膜の厚さが、前記第１のゲート
電極と前記半導体層との間にある前記第１のゲート絶縁
膜の厚さよりも厚いことを特徴とするＳＯＩ型薄膜トラ
ンジスタである。
【０００８】以下図面により本発明を詳細に説明する。
【０００９】図１（ｆ）は、本発明の特徴を模式的に表
わした図であり、本発明のＳＯＩ型薄膜トランジスタの
断面構造の一例を示す図である。
わした図であり、本発明のＳＯＩ型薄膜トランジスタの
断面構造の一例を示す図である。
【００１０】本発明の薄膜トランジスタは、いわゆるダ
ブルゲート構造のＭＩＳ−ＦＥＴである。ソース・ドレ
イン領域１１０の接合面は、第２のゲート絶縁膜１０５
との界面が上側の第２のゲート電極１０９端にあるが、
図１に示す例では第１のゲート絶縁膜１０３との界面が
下側の第１のゲート電極１０２端よりも外側にあり、下
側の第１のゲート電極１０２に対しては、いわゆるオフ
セットゲート構造を持つものである。
ブルゲート構造のＭＩＳ−ＦＥＴである。ソース・ドレ
イン領域１１０の接合面は、第２のゲート絶縁膜１０５
との界面が上側の第２のゲート電極１０９端にあるが、
図１に示す例では第１のゲート絶縁膜１０３との界面が
下側の第１のゲート電極１０２端よりも外側にあり、下
側の第１のゲート電極１０２に対しては、いわゆるオフ
セットゲート構造を持つものである。
【００１１】本発明のトランジスタは、上下（図中にお
いて）のゲート電極１０２、および１０９を同電位で駆
動させると、そのｏｎ動作時においては、第２のゲート
絶縁膜１０５の方が第１のゲート絶縁膜１０３に比べて
厚いため、主にチャネルは半導体層１０４と第１のゲー
ト絶縁膜との界面で制御され、相互コンダクタンスｇm
は、みかけ上は単一のゲートに比べほとんど変化しない
か、第２のゲート電極１０９の寄与分だけ若干増大す
る。すなわち、第１のゲート電極１０２が主なゲートと
して作動するわけであるが、この場合、第２のゲート絶
縁膜１０５の厚さが厚いため、そのゲート膜容量は小さ
く、第１のゲート電極によってチャネルにかけられた電
界は、第２のゲート絶縁膜によって曲げられることな
く、従ってＳＯＩ層を薄膜化した場合の特性（高いキャ
リヤ移動度）はそのまま維持される。さらに、第１のゲ
ート電極１０２は、オフセット構造を持っているため、
ゲート／ドレイン間の寄生容量がさらに低減され、動作
周波数はオフセットされていない場合に比べ高くするこ
とができる。
いて）のゲート電極１０２、および１０９を同電位で駆
動させると、そのｏｎ動作時においては、第２のゲート
絶縁膜１０５の方が第１のゲート絶縁膜１０３に比べて
厚いため、主にチャネルは半導体層１０４と第１のゲー
ト絶縁膜との界面で制御され、相互コンダクタンスｇm
は、みかけ上は単一のゲートに比べほとんど変化しない
か、第２のゲート電極１０９の寄与分だけ若干増大す
る。すなわち、第１のゲート電極１０２が主なゲートと
して作動するわけであるが、この場合、第２のゲート絶
縁膜１０５の厚さが厚いため、そのゲート膜容量は小さ
く、第１のゲート電極によってチャネルにかけられた電
界は、第２のゲート絶縁膜によって曲げられることな
く、従ってＳＯＩ層を薄膜化した場合の特性（高いキャ
リヤ移動度）はそのまま維持される。さらに、第１のゲ
ート電極１０２は、オフセット構造を持っているため、
ゲート／ドレイン間の寄生容量がさらに低減され、動作
周波数はオフセットされていない場合に比べ高くするこ
とができる。
【００１２】一方、トランジスタのｏｆｆ動作時では、
ドレイン接合面と第１のゲート絶縁膜１０３界面での電
界はオフセットされている分だけ緩和され、ドレイン接
合面でのアバランシェブレイクダウンを起しにくくな
る。さらに、ドレイン接合面と第２のゲート絶縁膜１０
５界面でのアバランシェブレイクダウンは、第２のゲー
ト絶縁膜１０５界面とチャネル領域との界面に蓄積層が
形成され、ドレイン接合端近傍に存在し、アバランシェ
ブレイクダウンを引き起こすであろう少数キャリアの蓄
積を防止し、その結果耐圧が向上する。
ドレイン接合面と第１のゲート絶縁膜１０３界面での電
界はオフセットされている分だけ緩和され、ドレイン接
合面でのアバランシェブレイクダウンを起しにくくな
る。さらに、ドレイン接合面と第２のゲート絶縁膜１０
５界面でのアバランシェブレイクダウンは、第２のゲー
ト絶縁膜１０５界面とチャネル領域との界面に蓄積層が
形成され、ドレイン接合端近傍に存在し、アバランシェ
ブレイクダウンを引き起こすであろう少数キャリアの蓄
積を防止し、その結果耐圧が向上する。
【００１３】上述の第１、第２のゲート絶縁膜の膜厚
は、例えば、第１のゲート絶縁膜界面が主チャネル領域
となった場合、第２のゲート絶縁膜厚は、 Ｖ+h(1)＜Ｖ+h(2)＜ＶDD ここで、 Ｖ+h(2)＝θd(2)／Ｃox(2)＋２ψB＋φms−θss／Ｃox(2) Ｖ+h(1)：第１のゲート電極を主ゲートとした時のしきい値電圧 Ｖ+h(2)：第２のゲート電極を主ゲートとした時のしきい値電圧 Ｃox(2)：第２のゲート絶縁膜容量 ψB ：フェルミポテンシャル φms ：仕事関数差 θd(2) ：第２のゲート絶縁膜界面に誘起される反転層内電荷 ＶDD ：電源電圧 で定義される。
は、例えば、第１のゲート絶縁膜界面が主チャネル領域
となった場合、第２のゲート絶縁膜厚は、 Ｖ+h(1)＜Ｖ+h(2)＜ＶDD ここで、 Ｖ+h(2)＝θd(2)／Ｃox(2)＋２ψB＋φms−θss／Ｃox(2) Ｖ+h(1)：第１のゲート電極を主ゲートとした時のしきい値電圧 Ｖ+h(2)：第２のゲート電極を主ゲートとした時のしきい値電圧 Ｃox(2)：第２のゲート絶縁膜容量 ψB ：フェルミポテンシャル φms ：仕事関数差 θd(2) ：第２のゲート絶縁膜界面に誘起される反転層内電荷 ＶDD ：電源電圧 で定義される。
【００１４】また、オフセット量は、主ゲート電極のソ
ース・ドレイン端からの距離であり、基本的には、ゼロ
以上であれば効果がある。しかし、あまりオフセット量
が大きいと、トランジスタのｇmが低下してしまうの
で、通常、ＬOFFSET≦５μｍ、より望ましくはＬOFFSET
≦３μｍを設定すれば良い。
ース・ドレイン端からの距離であり、基本的には、ゼロ
以上であれば効果がある。しかし、あまりオフセット量
が大きいと、トランジスタのｇmが低下してしまうの
で、通常、ＬOFFSET≦５μｍ、より望ましくはＬOFFSET
≦３μｍを設定すれば良い。
【００１５】上述のトランジスタを形成するには、例え
ば次のようにすれば良い。
ば次のようにすれば良い。
【００１６】まず、石英等の透明絶縁基板１０１上に第
１のゲート電極１０２を、例えば、Al, Al-Si, W, W-Si
等の金属材料を用いて、通常のフォトリソ工程を経て形
成する。次に、第１の絶縁膜１０３を、例えば、ＣＶＤ
法やスパッタ法を用いてSiO,SiN, SiON 膜等により形成
する。この上に半導体層１０４を形成する。半導体層と
しては、本出願人が特開昭63−107016にて提案した、非
晶質基板上への単結晶成長法により成長させその表面を
平坦化した単結晶シリコンや、非晶質シリコン膜や多結
晶シリコン膜をエネルギービーム等で溶融再結晶化した
ものなどを用いることができる。
１のゲート電極１０２を、例えば、Al, Al-Si, W, W-Si
等の金属材料を用いて、通常のフォトリソ工程を経て形
成する。次に、第１の絶縁膜１０３を、例えば、ＣＶＤ
法やスパッタ法を用いてSiO,SiN, SiON 膜等により形成
する。この上に半導体層１０４を形成する。半導体層と
しては、本出願人が特開昭63−107016にて提案した、非
晶質基板上への単結晶成長法により成長させその表面を
平坦化した単結晶シリコンや、非晶質シリコン膜や多結
晶シリコン膜をエネルギービーム等で溶融再結晶化した
ものなどを用いることができる。
【００１７】次に第２の絶縁膜１０５を第１の絶縁膜１
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。すなわち、図１（ｃ），（ｄ）に示すように、フ
ォトレジスト１０７をスピン塗布した後、基板１０１側
から露光（ｈν）する。露光は別途にフォトマスクを用
いることなく、第１のゲート電極１０２を露光マスクと
して用いる。続いて光が照射され反応したフォトレジス
トを現像し、残ったレジストパターン１０８をマスクと
して第２のゲート電極材料層１０６をエッチング除去
し、第２のゲート電極１０９を形成する。その際、第１
のゲ−ト電極１０２、第２のゲート電極１０９の幅が異
なるように形成する。
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。すなわち、図１（ｃ），（ｄ）に示すように、フ
ォトレジスト１０７をスピン塗布した後、基板１０１側
から露光（ｈν）する。露光は別途にフォトマスクを用
いることなく、第１のゲート電極１０２を露光マスクと
して用いる。続いて光が照射され反応したフォトレジス
トを現像し、残ったレジストパターン１０８をマスクと
して第２のゲート電極材料層１０６をエッチング除去
し、第２のゲート電極１０９を形成する。その際、第１
のゲ−ト電極１０２、第２のゲート電極１０９の幅が異
なるように形成する。
【００１８】このような露光条件は次のように設定すれ
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量と
し、それよりも露光量がアンダーとなる場合はパターン
寸法が太くなり、逆にオーバーとなる場合はパターン寸
法は狭くなる。実際に本発明者が得たデータでは露光量
を適正露光量より１０％減少させることによって、ライ
ンパターン寸法を0.2 μｍ大きくすることができる。ま
た、露光装置として、ミラープロジェクション装置やス
テッパーを用いる場合は、露光量は適正露光量に設定し
ておき、投影光の焦点をずらすことでも上述と同様にＬ
だけ太いパターンを得ることができる。実際にミラープ
ロジェクション装置を用いた場合は、１μｍデフォーカ
スさせることでラインパターンを0.2 μｍ太くすること
ができる。
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量と
し、それよりも露光量がアンダーとなる場合はパターン
寸法が太くなり、逆にオーバーとなる場合はパターン寸
法は狭くなる。実際に本発明者が得たデータでは露光量
を適正露光量より１０％減少させることによって、ライ
ンパターン寸法を0.2 μｍ大きくすることができる。ま
た、露光装置として、ミラープロジェクション装置やス
テッパーを用いる場合は、露光量は適正露光量に設定し
ておき、投影光の焦点をずらすことでも上述と同様にＬ
だけ太いパターンを得ることができる。実際にミラープ
ロジェクション装置を用いた場合は、１μｍデフォーカ
スさせることでラインパターンを0.2 μｍ太くすること
ができる。
【００１９】最後に第２のゲート電極１０９をマスクと
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。本発明によれば、不純物拡散層であるソース・ドレ
イン領域１１０は、レジストパターンによって形成され
た第２のゲート電極１０９によってセルファラインに形
成できる。一方、第２のゲート電極１０９も、第１のゲ
ート電極１０２によってセルフアラインに形成される。
この結果、第１および第２のゲート電極１０２，１０９
およびソース・ドレイン領域は全てセルフアラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。本発明によれば、不純物拡散層であるソース・ドレ
イン領域１１０は、レジストパターンによって形成され
た第２のゲート電極１０９によってセルファラインに形
成できる。一方、第２のゲート電極１０９も、第１のゲ
ート電極１０２によってセルフアラインに形成される。
この結果、第１および第２のゲート電極１０２，１０９
およびソース・ドレイン領域は全てセルフアラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
【００２０】
【実施例】以下実施例により本発明をさらに具体的に説
明する。
明する。
【００２１】実施例１ 図１（ａ）〜（ｆ）は、本発明の薄膜トランジスタの製
造工程の一例を示す断面フローである。
造工程の一例を示す断面フローである。
【００２２】石英基板１０１上にスパッタ法にてタング
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極１０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2)１０３を500Å堆
積させた。さらに減圧ＣＶＤ法を用いてSi3N4膜を1000
Å堆積させ、このSi3N4膜を通常のフォトリソ工程を用
いて第１のゲート電極１０２の直上に1.5μｍ角のドッ
トを残して他の領域を除去し、減圧ＣＶＤ法により以下
の条件で結晶成長を行なった。
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極１０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2)１０３を500Å堆
積させた。さらに減圧ＣＶＤ法を用いてSi3N4膜を1000
Å堆積させ、このSi3N4膜を通常のフォトリソ工程を用
いて第１のゲート電極１０２の直上に1.5μｍ角のドッ
トを残して他の領域を除去し、減圧ＣＶＤ法により以下
の条件で結晶成長を行なった。
【００２３】SiH2Cl2/HCl/H2 =0.53/1.6/100(l/min.) 150Torr、990 ℃、 120分 この結果、粒径100μｍの単結晶シリコンが成長した。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層１
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした（図１（ａ））。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層１
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした（図１（ａ））。
【００２４】次に、常圧ＣＶＤ法にて、第１のゲート絶
縁膜１０３を形成した時と同様の条件でSiO2膜１０５を
1500Å堆積させた。更に、第２のゲート電極材料層１０
６として減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å
堆積させた。堆積条件としては、SiH4を150sccm、PH3(0.
5%N2希釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間
堆積を行なった（図１（ｂ））。
縁膜１０３を形成した時と同様の条件でSiO2膜１０５を
1500Å堆積させた。更に、第２のゲート電極材料層１０
６として減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å
堆積させた。堆積条件としては、SiH4を150sccm、PH3(0.
5%N2希釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間
堆積を行なった（図１（ｂ））。
【００２５】ポジ型フォトレジスト１０７は、スピン塗
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図１（ｃ））。その
後、レジストを現像し（図１（ｄ））、残ったレジスト
パターン１０８をマスクとして第２のゲート電極材料層
１０６をＲＩＥにてエッチングし第２のゲート電極１０
９を形成させた。本露光条件では、第２のゲート電極１
０９の寸法は、第１のゲート電極の寸法より片側当り0.
2μｍ大きく形成できた（図１（ｅ））。
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図１（ｃ））。その
後、レジストを現像し（図１（ｄ））、残ったレジスト
パターン１０８をマスクとして第２のゲート電極材料層
１０６をＲＩＥにてエッチングし第２のゲート電極１０
９を形成させた。本露光条件では、第２のゲート電極１
０９の寸法は、第１のゲート電極の寸法より片側当り0.
2μｍ大きく形成できた（図１（ｅ））。
【００２６】最後に、通常のイオン注入法にて、Ｐ+を1
E15cm-2、140keVで注入し、ソース・ドレイン領域 １
１０を形成した。また、形成されたソース・ドレイン領
域を活性化させるため 800℃でアニールを行なった。こ
の結果、ソース・ドレイン領域接合面は第１のゲート電
極１０２端より0.1μｍだけオフセットされていること
がＳＩＭＳの深さおよびライン分析にて確認された。
E15cm-2、140keVで注入し、ソース・ドレイン領域 １
１０を形成した。また、形成されたソース・ドレイン領
域を活性化させるため 800℃でアニールを行なった。こ
の結果、ソース・ドレイン領域接合面は第１のゲート電
極１０２端より0.1μｍだけオフセットされていること
がＳＩＭＳの深さおよびライン分析にて確認された。
【００２７】作製したトランジスタを作動させたとこ
ろ、on-off比で106（Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、単一ゲートのもの、あるいはオフセッ
トされていないものと比較して２倍近い耐圧が得られ
た。
ろ、on-off比で106（Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、単一ゲートのもの、あるいはオフセッ
トされていないものと比較して２倍近い耐圧が得られ
た。
【００２８】実施例２ 図２（ａ）〜（ｃ）は、本発明の薄膜トランジスタの製
造工程の他の一例を示す断面フローである。
造工程の他の一例を示す断面フローである。
【００２９】石英基板２０１上にスパッタ法にてタング
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極２０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2)２０３を500Å堆
積させた。さらに減圧ＣＶＤ法を用いてSi3N4膜を1000
Å堆積させ、このSi3N4膜を通常のフォトリソ工程を用
いて第１のゲート電極２０２の直上に1.5μｍ角のドッ
トを残して他の領域を除去し、減圧ＣＶＤ法により以下
の条件で結晶成長を行なった。
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極２０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2)２０３を500Å堆
積させた。さらに減圧ＣＶＤ法を用いてSi3N4膜を1000
Å堆積させ、このSi3N4膜を通常のフォトリソ工程を用
いて第１のゲート電極２０２の直上に1.5μｍ角のドッ
トを残して他の領域を除去し、減圧ＣＶＤ法により以下
の条件で結晶成長を行なった。
【００３０】SiH2Cl2/HCl/H2 =0.53/1.6/100(l/min.) 150Torr、990 ℃、 120分 この結果、粒径100μｍの単結晶シリコンが成長した。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層２
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層２
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした。
【００３１】次に、常圧ＣＶＤ法にて、第１のゲート絶
縁膜２０３を形成した時と同様の条件でSiO2膜２０５を
1500Å堆積させた。
縁膜２０３を形成した時と同様の条件でSiO2膜２０５を
1500Å堆積させた。
【００３２】ポジ型フォトレジスト２０７は、スピン塗
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量で露光を行
なった。その後、レジストを現像し、残ったレジストパ
ターン２０７をマスクとして。通常のイオン注入法に
て、Ｐ+を1E15cm-2、140keVで注入し、ソース・ドレイ
ン領域２１０を形成した（図２（ａ））。また、形成さ
れたソース・ドレイン領域を活性化させるため 800℃で
アニールを行なった。
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量で露光を行
なった。その後、レジストを現像し、残ったレジストパ
ターン２０７をマスクとして。通常のイオン注入法に
て、Ｐ+を1E15cm-2、140keVで注入し、ソース・ドレイ
ン領域２１０を形成した（図２（ａ））。また、形成さ
れたソース・ドレイン領域を活性化させるため 800℃で
アニールを行なった。
【００３３】更に、第２のゲート電極材料層２０６とし
て減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å堆積さ
せた。堆積条件としては、SiH4を150sccm、PH3(0.5%N2希
釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間堆積を
行なった。
て減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å堆積さ
せた。堆積条件としては、SiH4を150sccm、PH3(0.5%N2希
釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間堆積を
行なった。
【００３４】ポジ型フォトレジスト２０８は、スピン塗
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％オ
ーバーな露光量で露光を行なった（図２（ｂ））。その
後、レジストを現像し、残ったレジストパターン２０８
をマスクとして第２のゲート電極材料層２０６をＲＩＥ
にてエッチングし第２のゲート電極２０９を形成させ
た。本露光条件では、第２のゲート電極２０９の寸法
は、第１のゲート電極の寸法より片側当り0.2μｍ小さ
く形成できた（図２（ｃ））。
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％オ
ーバーな露光量で露光を行なった（図２（ｂ））。その
後、レジストを現像し、残ったレジストパターン２０８
をマスクとして第２のゲート電極材料層２０６をＲＩＥ
にてエッチングし第２のゲート電極２０９を形成させ
た。本露光条件では、第２のゲート電極２０９の寸法
は、第１のゲート電極の寸法より片側当り0.2μｍ小さ
く形成できた（図２（ｃ））。
【００３５】
【発明の効果】以上説明したように、本発明のＳＯＩ型
薄膜トランジスタは、ゲート／ドレイン間の寄生容量を
さらに小さく、動作速度の早いトランジスタとすること
ができ、ｏｆｆ時のドレイン破壊耐圧を向上できた。さ
らに、上下２つのゲート電極と、 ソース・ドレイン領
域をセルフアラインで形成したため、特性のばらつきを
抑え、歩留まりを向上させることができた。
薄膜トランジスタは、ゲート／ドレイン間の寄生容量を
さらに小さく、動作速度の早いトランジスタとすること
ができ、ｏｆｆ時のドレイン破壊耐圧を向上できた。さ
らに、上下２つのゲート電極と、 ソース・ドレイン領
域をセルフアラインで形成したため、特性のばらつきを
抑え、歩留まりを向上させることができた。
【００３６】さらに、ＭＯＳＦＥＴとしてｎチャネルの
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
【図１】本発明の薄膜トランジスタの製造工程の一例を
示す断面フローである。
示す断面フローである。
【図２】本発明の薄膜トランジスタの製造工程の他の一
例を示す断面フローである。
例を示す断面フローである。
【図３】本発明の薄膜トランジスタを製造するに当た
り、露光量とラインパターン巾の関係を示すグラフであ
る。１０１，２０１ 透明絶縁基板 １０２，２０２ 第１のゲート電極 １０３，２０３ 第１のゲート絶縁膜 １０４，２０４ 半導体層 １０５，２０５ 第２のゲート絶縁膜 １０６，２０６ 第２のゲート電極材料層 １０７ フォトレジスト １０８，２０７，２０８ レジストパターン １０９，２０９ 第２のゲート電極 １１０，２１０ ソース・ドレイン領域
り、露光量とラインパターン巾の関係を示すグラフであ
る。１０１，２０１ 透明絶縁基板 １０２，２０２ 第１のゲート電極 １０３，２０３ 第１のゲート絶縁膜 １０４，２０４ 半導体層 １０５，２０５ 第２のゲート絶縁膜 １０６，２０６ 第２のゲート電極材料層 １０７ フォトレジスト １０８，２０７，２０８ レジストパターン １０９，２０９ 第２のゲート電極 １１０，２１０ ソース・ドレイン領域
Claims (3)
- 【請求項１】 第１のゲート電極と第１のゲート絶縁膜
と半導体層と第２のゲート電極と第２のゲート絶縁膜と
が絶縁性の基板表面上に設けられているＳＯＩ型薄膜ト
ランジスタにおいて、前記第２のゲート電極の電極幅
が、前記第１のゲート電極の電極幅より大きく、前記第
１のゲート電極の端と、ソース・ドレイン領域の端とが
離れたオフセットゲート構造を持ち、前記第２のゲート
電極と前記半導体層との間にある前記第２のゲート絶縁
膜の厚さが、前記第１のゲート電極と前記半導体層との
間にある前記第１のゲート絶縁膜の厚さよりも厚いこと
を特徴とするＳＯＩ型薄膜トランジスタ。 - 【請求項２】 前記第１のゲート電極は、前記絶縁性の
基板の表面上に設けられ、前記第２のゲート電極は前記
半導体層を介して、前記第１のゲート電極の上方に設け
られている請求項１記載のＳＯＩ型薄膜トランジスタ。 - 【請求項３】 前記第２のゲート電極をマスクとしてソ
ース・ドレイン領域形成のための不純物の注入が行われ
たことを特徴とする請求項１記載のＳＯＩ型薄膜トラン
ジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011642A JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
| US07/815,021 US5420048A (en) | 1991-01-09 | 1991-12-31 | Manufacturing method for SOI-type thin film transistor |
| DE69226666T DE69226666T2 (de) | 1991-01-09 | 1992-01-07 | Verfahren zur Herstellung eines Mehrfachgate-Dünnfilmtransistors |
| EP92100128A EP0494628B1 (en) | 1991-01-09 | 1992-01-07 | Manufacturing method for a multigate thin film transistor |
| CA002058513A CA2058513C (en) | 1991-01-09 | 1992-01-08 | Soi-type thin film transistor and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011642A JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251982A JPH04251982A (ja) | 1992-09-08 |
| JP2912714B2 true JP2912714B2 (ja) | 1999-06-28 |
Family
ID=11783610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011642A Expired - Fee Related JP2912714B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912714B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5028723B2 (ja) * | 2001-08-16 | 2012-09-19 | 奇美電子股▲ふん▼有限公司 | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式 |
| JP6513450B2 (ja) * | 2015-03-26 | 2019-05-15 | 三重富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125970A (ja) * | 1990-09-18 | 1992-04-27 | Fuji Xerox Co Ltd | ダブルゲート高耐圧薄膜トランジスタ |
-
1991
- 1991-01-09 JP JP3011642A patent/JP2912714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04251982A (ja) | 1992-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |