JPH04299571A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04299571A JPH04299571A JP6421191A JP6421191A JPH04299571A JP H04299571 A JPH04299571 A JP H04299571A JP 6421191 A JP6421191 A JP 6421191A JP 6421191 A JP6421191 A JP 6421191A JP H04299571 A JPH04299571 A JP H04299571A
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- Japan
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- semiconductor layer
- thin film
- film transistor
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関し
、特にカラー液晶ディスプレィ用のアモルファスシリコ
ン薄膜トランジスタに関するものである。
、特にカラー液晶ディスプレィ用のアモルファスシリコ
ン薄膜トランジスタに関するものである。
【０００２】
【従来の技術】従来技術による薄膜トランジスタについ
て、図２を参照して説明する。
て、図２を参照して説明する。
【０００３】ガラスからなる絶縁基板１上にアルミニウ
ム、クロム、タンタルからなるゲート電極２、アモルフ
ァス窒化シリコンからなるゲート絶縁膜３、アモルファ
スシリコンからなる半導体層４、燐をドープしたＮ型ア
モルファスシリコンからなるオーミックコンタクト層５
、アルミニウム、クロムからなるソースおよびドレイン
電極６、アモルファス窒化シリコンからなるパシベーシ
ョン膜７が形成されている。
ム、クロム、タンタルからなるゲート電極２、アモルフ
ァス窒化シリコンからなるゲート絶縁膜３、アモルファ
スシリコンからなる半導体層４、燐をドープしたＮ型ア
モルファスシリコンからなるオーミックコンタクト層５
、アルミニウム、クロムからなるソースおよびドレイン
電極６、アモルファス窒化シリコンからなるパシベーシ
ョン膜７が形成されている。
【０００４】ＯＮ状態では図３（ａ）に示すように、ゲ
ート電極２に正の電圧が印加されるとゲート絶縁膜３と
半導体層２との界面に負電荷が誘起して、界面近くの半
導体層４の伝導帯がフェルミレベルよりも下って（以下
この部分をチャネルと記す）、キャリア電子が流れるよ
うになる。
ート電極２に正の電圧が印加されるとゲート絶縁膜３と
半導体層２との界面に負電荷が誘起して、界面近くの半
導体層４の伝導帯がフェルミレベルよりも下って（以下
この部分をチャネルと記す）、キャリア電子が流れるよ
うになる。
【０００５】ＯＦＦ状態では図３（ｂ）に示すように、
ゲート電極２に負の電圧が印加されるとゲート絶縁膜３
と半導体層２との界面に正電荷が誘起して、界面近くの
半導体層４の伝導帯がフェルミレベルよりも上って、キ
ャリア電子はほとんど流れなくなる。このようにゲート
電極の電圧によってトランジスタの状態を制御している
。
ゲート電極２に負の電圧が印加されるとゲート絶縁膜３
と半導体層２との界面に正電荷が誘起して、界面近くの
半導体層４の伝導帯がフェルミレベルよりも上って、キ
ャリア電子はほとんど流れなくなる。このようにゲート
電極の電圧によってトランジスタの状態を制御している
。
【０００６】
【発明が解決しようとする課題】このような薄膜トラン
ジスタにおいては図３（ｃ）に示すように、製造工程中
の放射線損傷や不純物イオンなどの欠陥によって、パシ
ベーション膜７または半導体層４とパシベーション膜７
との界面（以下この部分をバックチャネルと記す）に正
の固定・捕獲電荷９が生じることがある。
ジスタにおいては図３（ｃ）に示すように、製造工程中
の放射線損傷や不純物イオンなどの欠陥によって、パシ
ベーション膜７または半導体層４とパシベーション膜７
との界面（以下この部分をバックチャネルと記す）に正
の固定・捕獲電荷９が生じることがある。
【０００７】そのためバックチャネルの伝導帯が下がっ
てキャリア電子が流れ易くなり、ゲート電圧を負に印加
しても電流（以下この電流をオフ電流と記す）が流れて
しまうという問題があった。
てキャリア電子が流れ易くなり、ゲート電圧を負に印加
しても電流（以下この電流をオフ電流と記す）が流れて
しまうという問題があった。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板上にゲート電極、ゲート絶縁膜、島状に
形成された半導体層、Ｎ型半導体層からなるオーミック
コンタクト層、ソースおよびドレイン電極、パシベーシ
ョン膜が順次積層され、前記ゲート電極直上の前記半導
体層と前記パシベーション膜との界面にプラズマＣＶＤ
法によるＰ型半導体層が前記ソースおよびドレイン電極
から離れて形成されているものである。
タは、絶縁基板上にゲート電極、ゲート絶縁膜、島状に
形成された半導体層、Ｎ型半導体層からなるオーミック
コンタクト層、ソースおよびドレイン電極、パシベーシ
ョン膜が順次積層され、前記ゲート電極直上の前記半導
体層と前記パシベーション膜との界面にプラズマＣＶＤ
法によるＰ型半導体層が前記ソースおよびドレイン電極
から離れて形成されているものである。
【０００９】
【作用】半導体層とパシベーション膜との間にＰ型半導
体層を形成したとき、バンド図は図４（ａ）のようにな
る。
体層を形成したとき、バンド図は図４（ａ）のようにな
る。
【００１０】パシベーション膜７中に正の固定電荷９が
生じても、Ｐ型半導体層８のため伝導帯はフェルミレベ
ルまで下らないので、バックチャネルにキャリア電子が
流れない。
生じても、Ｐ型半導体層８のため伝導帯はフェルミレベ
ルまで下らないので、バックチャネルにキャリア電子が
流れない。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
を参照して説明する。
を参照して説明する。
【００１２】厚さ１ｍｍの低アルカリガラス基板１上に
スパッタ法により厚さ１０００Ａのクロムを堆積してか
ら、フォトリソグラフィとウェットエッチングによりゲ
ート電極２を形成する。
スパッタ法により厚さ１０００Ａのクロムを堆積してか
ら、フォトリソグラフィとウェットエッチングによりゲ
ート電極２を形成する。
【００１３】つぎにプラズマＣＶＤ法により厚さ５００
０Ａの窒化シリコン膜、厚さ３０００Ａのアモルファス
シリコン膜、厚さ５００Ａの燐をドープしたＮ型アモル
ファスシリコン膜を順次堆積する。つぎにフォトリソグ
ラフィとドライエッチングにより、アモルファスシリコ
ン膜およびＮ型アモルファスシリコン膜を選択的にエッ
チングして半導体層４およびオーミックコンタクト層５
を形成する。
０Ａの窒化シリコン膜、厚さ３０００Ａのアモルファス
シリコン膜、厚さ５００Ａの燐をドープしたＮ型アモル
ファスシリコン膜を順次堆積する。つぎにフォトリソグ
ラフィとドライエッチングにより、アモルファスシリコ
ン膜およびＮ型アモルファスシリコン膜を選択的にエッ
チングして半導体層４およびオーミックコンタクト層５
を形成する。
【００１４】つぎにスパッタ法で厚さ２０００Ａのクロ
ムを堆積し、フォトリソグラフィとドライエッチングに
よりソースおよびドレイン電極６をパターニングする。
ムを堆積し、フォトリソグラフィとドライエッチングに
よりソースおよびドレイン電極６をパターニングする。
【００１５】つぎにゲート電極２直上のオーミックコン
タクト層５をドライエッチングしてから、厚さ２００Ａ
のボロンをドープしたＰ型アモルファスシリコンを堆積
し、フォトリソグラフィとドライエッチングによりＰ型
半導体層８を形成する。
タクト層５をドライエッチングしてから、厚さ２００Ａ
のボロンをドープしたＰ型アモルファスシリコンを堆積
し、フォトリソグラフィとドライエッチングによりＰ型
半導体層８を形成する。
【００１６】さらにプラズマＣＶＤ法により厚さ２００
０Ａの窒化シリコン膜を堆積し、フォトリソグラフィと
ドライエッチングによりパシベーション膜７を形成する
。最後に２００℃の不活性ガス雰囲気で２時間の熱処理
を行なって素子部が完成する。
０Ａの窒化シリコン膜を堆積し、フォトリソグラフィと
ドライエッチングによりパシベーション膜７を形成する
。最後に２００℃の不活性ガス雰囲気で２時間の熱処理
を行なって素子部が完成する。
【００１７】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００１８】本実施例ではＰ型半導体層８を２分割する
ことにより、パシベーション膜中に負の固定電荷が生じ
た場合でもバックチャネルにホール型伝導電流が流れ難
くなるという利点がある。
ことにより、パシベーション膜中に負の固定電荷が生じ
た場合でもバックチャネルにホール型伝導電流が流れ難
くなるという利点がある。
【００１９】
【発明の効果】薄膜トランジスタの半導体層とパシベー
ション膜との界面にＰ型半導体層を設けることにより、
パシベーション膜中に生じた正の固定電荷によるオフ電
流の劣化が軽減されるという効果がある。
ション膜との界面にＰ型半導体層を設けることにより、
パシベーション膜中に生じた正の固定電荷によるオフ電
流の劣化が軽減されるという効果がある。
【００２０】図４（ｂ）にドレイン電圧を１０Ｖに固定
し、ゲート電圧を−１０Ｖから＋１０Ｖに変化させたと
きの電流電圧特性を示す。従来例の薄膜トランジスタで
はパシベーション膜中の固定電荷密度によりオフ電流が
変化して不安定であるのに対して、本発明の薄膜トラン
ジスタでは安定した特性が得られることがわかる。
し、ゲート電圧を−１０Ｖから＋１０Ｖに変化させたと
きの電流電圧特性を示す。従来例の薄膜トランジスタで
はパシベーション膜中の固定電荷密度によりオフ電流が
変化して不安定であるのに対して、本発明の薄膜トラン
ジスタでは安定した特性が得られることがわかる。
【図１】本発明の実施例を示す断面図である。
【図２】従来技術による薄膜トランジスタを示す断面図
である。
である。
【図３】従来技術による薄膜トランジスタのエネルギー
バンド図である。
バンド図である。
【図４】本発明の実施例のエネルギーバンド図、および
本発明と従来例との電流・電圧特性を示すグラフである
。
本発明と従来例との電流・電圧特性を示すグラフである
。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ オーミックコンタクト層
６ ソースおよびドレイン電極
７ パシベーション膜
８ Ｐ型半導体層
９ 正の固定電荷
Claims (2)
- 【請求項１】 絶縁基板上にゲート電極、ゲート絶縁
膜、島状に形成された半導体層、Ｎ型半導体層からなる
オーミックコンタクト層、ソースおよびドレイン電極、
パシベーション膜が順次積層された薄膜トランジスタに
おいて、前記ゲート電極直上の前記半導体層と前記パシ
ベーション膜との界面にプラズマＣＶＤ法によるＰ型半
導体層が前記ソースおよびドレイン電極から離れて形成
されていることを特徴とする薄膜トランジスタ。 - 【請求項２】 ソース側とドレイン側とにＰ型半導体
層が２分割して形成されている請求項１記載の薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6421191A JPH04299571A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6421191A JPH04299571A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299571A true JPH04299571A (ja) | 1992-10-22 |
Family
ID=13251524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6421191A Pending JPH04299571A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145176B2 (en) * | 2001-04-05 | 2006-12-05 | Hitachi, Ltd. | Active matrix display device |
| US20090261329A1 (en) * | 2008-04-17 | 2009-10-22 | Ichiro Yamakawa | Display device |
| CN102648524A (zh) * | 2009-10-08 | 2012-08-22 | 株式会社半导体能源研究所 | 半导体器件、显示装置和电子电器 |
-
1991
- 1991-03-28 JP JP6421191A patent/JPH04299571A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145176B2 (en) * | 2001-04-05 | 2006-12-05 | Hitachi, Ltd. | Active matrix display device |
| US20090261329A1 (en) * | 2008-04-17 | 2009-10-22 | Ichiro Yamakawa | Display device |
| CN102648524A (zh) * | 2009-10-08 | 2012-08-22 | 株式会社半导体能源研究所 | 半导体器件、显示装置和电子电器 |
| CN105185837A (zh) * | 2009-10-08 | 2015-12-23 | 株式会社半导体能源研究所 | 半导体器件、显示装置和电子电器 |
| US9406808B2 (en) | 2009-10-08 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic appliance |
| US20160336456A1 (en) * | 2009-10-08 | 2016-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic appliance |
| US10115831B2 (en) * | 2009-10-08 | 2018-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an oxide semiconductor layer comprising a nanocrystal |
| JP2019169723A (ja) * | 2009-10-08 | 2019-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020145447A (ja) * | 2009-10-08 | 2020-09-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2022046535A (ja) * | 2009-10-08 | 2022-03-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
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