JPH07193249A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07193249A JPH07193249A JP33161893A JP33161893A JPH07193249A JP H07193249 A JPH07193249 A JP H07193249A JP 33161893 A JP33161893 A JP 33161893A JP 33161893 A JP33161893 A JP 33161893A JP H07193249 A JPH07193249 A JP H07193249A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて、ソース電極及び
ドレイン電極と真性非晶質シリコンの間を低抵抗化する
とともにその製造方法を簡略化する。 【構成】 絶縁基板１と、絶縁基板上に形成されたゲー
ト電極３と、ゲート電極３を覆うように形成されたゲー
ト絶縁膜５と、絶縁基板１とすくなくとも反対側の表面
部が微結晶化した真性半導体層１２と、絶縁基板１とす
くなくとも反対側の表面部が微結晶化し不純物をドーピ
ングされたｎ+型半導体層１３と、ソース電極９及びド
レイン電極１０から構成される薄膜トランジスタ。真性
半導体層は真性非晶質シリコン６と真性微結晶シリコン
１２を同一工程でその成膜条件を変えることなく形成す
ることを特徴とする。
ドレイン電極と真性非晶質シリコンの間を低抵抗化する
とともにその製造方法を簡略化する。 【構成】 絶縁基板１と、絶縁基板上に形成されたゲー
ト電極３と、ゲート電極３を覆うように形成されたゲー
ト絶縁膜５と、絶縁基板１とすくなくとも反対側の表面
部が微結晶化した真性半導体層１２と、絶縁基板１とす
くなくとも反対側の表面部が微結晶化し不純物をドーピ
ングされたｎ+型半導体層１３と、ソース電極９及びド
レイン電極１０から構成される薄膜トランジスタ。真性
半導体層は真性非晶質シリコン６と真性微結晶シリコン
１２を同一工程でその成膜条件を変えることなく形成す
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の構造及び
その製造方法に関するものであり、主に液晶表示装置に
用いられる薄膜トランジスタに関するものである。
その製造方法に関するものであり、主に液晶表示装置に
用いられる薄膜トランジスタに関するものである。
【０００２】
【従来の技術】従来、液晶表示装置をマトリクス駆動す
るための手段として薄膜トランジスタが多く用いられて
いる。図３に薄膜トランジスタの断面図を示す。絶縁基
板１の上の所定領域にゲート電極３が形成され、ゲート
電極３を覆って絶縁基板１上にゲート絶縁膜５が形成さ
れている。ゲート絶縁膜５の上にはゲート電極３の上方
部分にゲート電極３よりも広い範囲にわたり半導体層と
なる真性非晶質シリコン６が形成され、真性非晶質シリ
コン６の上の中央部にチャネル保護膜８が形成され、真
性非晶質シリコン６の両側にｎ+非晶質シリコン７が形
成され、ｎ+非晶質シリコン７の端部はチャネル保護膜
８の端部の上にのった形状となっている。更にｎ+非晶
質シリコン７及びゲート絶縁膜５上の一部にわたりソー
ス電極９とドレイン電極１０が形成されている。ドレイ
ン電極１０に重なるように絵素電極１１が形成されてい
る。このような薄膜トランジスタにおいてはソース電極
９及びドレイン電極１０とゲート電極３とが重なる領域
ができ、その重なった領域で寄生容量が発生して表示に
多大な影響を与えてしまう。またチャネル保護膜８に重
ね合わせてｎ+非晶質シリコン７はＰ−ＣＶＤで成膜
し、その後パターニングする工程が必要であると共に、
チャネル保護膜８と重ね合わせるマージン等によりチャ
ネル長が長くなり、オン電流が小さくなる問題点があっ
た。
るための手段として薄膜トランジスタが多く用いられて
いる。図３に薄膜トランジスタの断面図を示す。絶縁基
板１の上の所定領域にゲート電極３が形成され、ゲート
電極３を覆って絶縁基板１上にゲート絶縁膜５が形成さ
れている。ゲート絶縁膜５の上にはゲート電極３の上方
部分にゲート電極３よりも広い範囲にわたり半導体層と
なる真性非晶質シリコン６が形成され、真性非晶質シリ
コン６の上の中央部にチャネル保護膜８が形成され、真
性非晶質シリコン６の両側にｎ+非晶質シリコン７が形
成され、ｎ+非晶質シリコン７の端部はチャネル保護膜
８の端部の上にのった形状となっている。更にｎ+非晶
質シリコン７及びゲート絶縁膜５上の一部にわたりソー
ス電極９とドレイン電極１０が形成されている。ドレイ
ン電極１０に重なるように絵素電極１１が形成されてい
る。このような薄膜トランジスタにおいてはソース電極
９及びドレイン電極１０とゲート電極３とが重なる領域
ができ、その重なった領域で寄生容量が発生して表示に
多大な影響を与えてしまう。またチャネル保護膜８に重
ね合わせてｎ+非晶質シリコン７はＰ−ＣＶＤで成膜
し、その後パターニングする工程が必要であると共に、
チャネル保護膜８と重ね合わせるマージン等によりチャ
ネル長が長くなり、オン電流が小さくなる問題点があっ
た。
【０００３】上記問題点を無くす従来例として図４に他
の薄膜トランジスタの断面図を示す。絶縁基板１の上の
所定領域にゲート電極３が形成され、ゲート電極３を覆
って絶縁基板１上にゲート絶縁膜５が形成されている。
ゲート絶縁膜５の上にはゲート電極３の上方部分にゲー
ト電極３よりも広い範囲にわたり真性非晶質シリコン
６，７が形成されている。真性非晶質シリコン６の上に
チャネル保護膜８が形成され、チャネル保護膜８をマス
クとして真性非晶質シリコン７に不純物イオンがドーピ
ングされｎ+非晶質シリコン７が形成されている。ｎ+非
晶質シリコン７及びゲート絶縁膜５の上にゲート電極３
の上方部分に重ならないようにソース電極９及びドレイ
ン電極１０が形成されている。ドレイン電極１０に重な
るようにＩＴＯ等からなる絵素電極１１が形成されてい
る。
の薄膜トランジスタの断面図を示す。絶縁基板１の上の
所定領域にゲート電極３が形成され、ゲート電極３を覆
って絶縁基板１上にゲート絶縁膜５が形成されている。
ゲート絶縁膜５の上にはゲート電極３の上方部分にゲー
ト電極３よりも広い範囲にわたり真性非晶質シリコン
６，７が形成されている。真性非晶質シリコン６の上に
チャネル保護膜８が形成され、チャネル保護膜８をマス
クとして真性非晶質シリコン７に不純物イオンがドーピ
ングされｎ+非晶質シリコン７が形成されている。ｎ+非
晶質シリコン７及びゲート絶縁膜５の上にゲート電極３
の上方部分に重ならないようにソース電極９及びドレイ
ン電極１０が形成されている。ドレイン電極１０に重な
るようにＩＴＯ等からなる絵素電極１１が形成されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来の技術には以下に述べる問題点がある。真性非晶質
シリコンに不純物イオンを注入したｎ+非晶質シリコン
は抵抗が高く薄膜トランジスタのスイッチング特性が悪
くなる。特にゲート電極の上方部分にソース電極及びド
レイン電極を設けない構造の薄膜トランジスタでは、ソ
ース電極及びドレイン電極と真性非晶質シリコン層が離
れた構造となるため、ソース電極及びドレイン電極と真
性非晶質シリコン層の間のｎ+層を十分低抵抗としなけ
ればならない。
従来の技術には以下に述べる問題点がある。真性非晶質
シリコンに不純物イオンを注入したｎ+非晶質シリコン
は抵抗が高く薄膜トランジスタのスイッチング特性が悪
くなる。特にゲート電極の上方部分にソース電極及びド
レイン電極を設けない構造の薄膜トランジスタでは、ソ
ース電極及びドレイン電極と真性非晶質シリコン層が離
れた構造となるため、ソース電極及びドレイン電極と真
性非晶質シリコン層の間のｎ+層を十分低抵抗としなけ
ればならない。
【０００５】また、ｎ+層を低抵抗にするために別途低
抵抗膜を形成する製造方法では、成膜工程を増やさなけ
ればならず製造時間の遅延及びコストの増加等の問題点
が発生する。更に別途低抵抗膜を形成する製造方法で
は、低抵抗膜のエッチング工程等が必要になるという問
題点も発生する。
抵抗膜を形成する製造方法では、成膜工程を増やさなけ
ればならず製造時間の遅延及びコストの増加等の問題点
が発生する。更に別途低抵抗膜を形成する製造方法で
は、低抵抗膜のエッチング工程等が必要になるという問
題点も発生する。
【０００６】
【課題を解決するための手段】本願発明は、絶縁基板上
に形成されたゲート電極と、該ゲート電極を覆うように
形成された第１の絶縁膜と、該第１の絶縁膜上に形成さ
れた少なくとも該絶縁基板と反対側の表面部が微結晶化
した半導体層と、該半導体層にある間隔をあけて不純物
をドーピングしたソース及びドレイン領域と電気的接触
するように形成されたソース及びドレイン電極を有する
ことを特徴とする。
に形成されたゲート電極と、該ゲート電極を覆うように
形成された第１の絶縁膜と、該第１の絶縁膜上に形成さ
れた少なくとも該絶縁基板と反対側の表面部が微結晶化
した半導体層と、該半導体層にある間隔をあけて不純物
をドーピングしたソース及びドレイン領域と電気的接触
するように形成されたソース及びドレイン電極を有する
ことを特徴とする。
【０００７】また、前記ソース及びドレイン電極が前記
ゲート電極と重ならないように形成された薄膜トランジ
スタ。
ゲート電極と重ならないように形成された薄膜トランジ
スタ。
【０００８】また、前記ソース及びドレイン領域の表面
にシリサイドを形成した薄膜トランジスタ。
にシリサイドを形成した薄膜トランジスタ。
【０００９】また、前記半導体層への不純物のドーピン
グにイオンドーピングを用いた薄膜トランジスタ。
グにイオンドーピングを用いた薄膜トランジスタ。
【００１０】また、絶縁基板上に形成されたゲート電極
と、該ゲート電極を被覆するゲート絶縁膜と、該ゲート
絶縁膜上に形成された半導体層と、該半導体層の両端上
にそれぞれ形成されたソース電極及びドレイン電極を有
する薄膜トランジスタの製造方法において、真性非晶質
シリコンと真性微結晶シリコンとを同工程で同一成膜条
件で積層することにより前記半導体層を形成することを
特徴とする。
と、該ゲート電極を被覆するゲート絶縁膜と、該ゲート
絶縁膜上に形成された半導体層と、該半導体層の両端上
にそれぞれ形成されたソース電極及びドレイン電極を有
する薄膜トランジスタの製造方法において、真性非晶質
シリコンと真性微結晶シリコンとを同工程で同一成膜条
件で積層することにより前記半導体層を形成することを
特徴とする。
【００１１】また、前記絶縁基板上に前記ゲート電極を
形成する工程と、前記ゲート電極を覆うように前記ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記
半導体層を形成する工程と、前記半導体層上にチャネル
保護膜を形成し前記ゲート電極をマスクとして該チャネ
ル保護膜をパターンニング形成する工程と、該チャネル
保護膜をマスクとして前記半導体層に不純物をドーピン
グしたｎ+層を形成する工程と、ｎ+層上にソース及びド
レイン電極を形成する工程とを備えた薄膜トランジスタ
の製造方法。
形成する工程と、前記ゲート電極を覆うように前記ゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記
半導体層を形成する工程と、前記半導体層上にチャネル
保護膜を形成し前記ゲート電極をマスクとして該チャネ
ル保護膜をパターンニング形成する工程と、該チャネル
保護膜をマスクとして前記半導体層に不純物をドーピン
グしたｎ+層を形成する工程と、ｎ+層上にソース及びド
レイン電極を形成する工程とを備えた薄膜トランジスタ
の製造方法。
【００１２】
【作用】本発明の薄膜トランジスタは、ｎ+層に低抵抗
のｎ+微結晶シリコンを用いることにより、ソース電極
及びドレイン電極と真性半導体層の間を低抵抗とするこ
とができる。
のｎ+微結晶シリコンを用いることにより、ソース電極
及びドレイン電極と真性半導体層の間を低抵抗とするこ
とができる。
【００１３】よって、特に低抵抗化が必要なゲート電極
の上方部分にソース電極及びドレイン電極を設けない構
造の薄膜トランジスタにおいても正常なスイッチング特
性を示す。
の上方部分にソース電極及びドレイン電極を設けない構
造の薄膜トランジスタにおいても正常なスイッチング特
性を示す。
【００１４】また本発明の薄膜トランジスタの製造方法
は、半導体層を真性非晶質シリコンと真性微結晶シリコ
ンを同工程で成膜条件を変えることなく膜厚を調節する
ことで成膜することができる。また真性微結晶シリコン
の膜自体を容易に形成することができる。
は、半導体層を真性非晶質シリコンと真性微結晶シリコ
ンを同工程で成膜条件を変えることなく膜厚を調節する
ことで成膜することができる。また真性微結晶シリコン
の膜自体を容易に形成することができる。
【００１５】
【実施例】本発明の実施例について以下に説明する。図
１に本実施例の薄膜トランジスタの断面図を示す。薄膜
トランジスタは絶縁基板１の上にベースコート絶縁膜２
が形成され、ベースコート絶縁膜２の上にゲート電極３
が帯状パターンに形成され、ゲート電極３を覆うように
第１のゲート絶縁膜４が形成され、第１のゲート絶縁膜
４を覆ってベースコート絶縁膜２の上に第２のゲート絶
縁膜５が形成され、第２のゲート絶縁膜５の上には真性
非晶質シリコン６と真性微結晶シリコン１２が積層形成
され、第２のゲート絶縁膜５の上の真性非晶質シリコン
６と真性微結晶シリコン１２の両端に接する部分には不
純物がドープされたｎ+非晶質シリコン７とｎ+微結晶シ
リコン１３がそれぞれ積層形成され、真性微結晶シリコ
ン１２の上にチャネル保護膜８が形成され、ｎ+微結晶
シリコン１３及び第２のゲート絶縁膜５の上にはゲート
電極３の上方部分に重ならないようにそれぞれソース電
極９及びドレイン電極１０が形成され、ドレイン電極１
０の上には絵素電極１１が形成されている。本実施例の
構造を採用することにより、真性非晶質シリコン６及び
真性微結晶シリコン１２とソース電極９及びドレイン電
極１０との間にドーピングされたｎ+非晶質シリコン７
及びｎ+微結晶シリコン１３が形成されるため、寄生容
量低減のためにゲート電極３とソース電極９及びドレイ
ン電極１０が重ならない構造の薄膜トランジスタであっ
ても、ソース電極９及びドレイン電極１０と真性半導体
層６、１２の間のコンタクト領域がｎ+微結晶シリコン
１３により低抵抗化することができ完全自己整合型薄膜
トランジスタが製造できる。
１に本実施例の薄膜トランジスタの断面図を示す。薄膜
トランジスタは絶縁基板１の上にベースコート絶縁膜２
が形成され、ベースコート絶縁膜２の上にゲート電極３
が帯状パターンに形成され、ゲート電極３を覆うように
第１のゲート絶縁膜４が形成され、第１のゲート絶縁膜
４を覆ってベースコート絶縁膜２の上に第２のゲート絶
縁膜５が形成され、第２のゲート絶縁膜５の上には真性
非晶質シリコン６と真性微結晶シリコン１２が積層形成
され、第２のゲート絶縁膜５の上の真性非晶質シリコン
６と真性微結晶シリコン１２の両端に接する部分には不
純物がドープされたｎ+非晶質シリコン７とｎ+微結晶シ
リコン１３がそれぞれ積層形成され、真性微結晶シリコ
ン１２の上にチャネル保護膜８が形成され、ｎ+微結晶
シリコン１３及び第２のゲート絶縁膜５の上にはゲート
電極３の上方部分に重ならないようにそれぞれソース電
極９及びドレイン電極１０が形成され、ドレイン電極１
０の上には絵素電極１１が形成されている。本実施例の
構造を採用することにより、真性非晶質シリコン６及び
真性微結晶シリコン１２とソース電極９及びドレイン電
極１０との間にドーピングされたｎ+非晶質シリコン７
及びｎ+微結晶シリコン１３が形成されるため、寄生容
量低減のためにゲート電極３とソース電極９及びドレイ
ン電極１０が重ならない構造の薄膜トランジスタであっ
ても、ソース電極９及びドレイン電極１０と真性半導体
層６、１２の間のコンタクト領域がｎ+微結晶シリコン
１３により低抵抗化することができ完全自己整合型薄膜
トランジスタが製造できる。
【００１６】上述した薄膜トランジスタは以下のように
して作製される。ガラス等を用いた絶縁基板１の上にＴ
ａ5Ｏ2からなる膜厚３０００オングストロームのベース
コート絶縁膜２を形成する。ベースコート絶縁膜２の上
にスパッタ装置にて膜厚３０００オングストロームのタ
ンタルからなる膜を形成し、フォトリソグラフィ工程に
より所定形状にパターニングしてゲート電極３を形成す
る。ゲート電極３の表面を陽極酸化処理し第１のゲート
絶縁膜４を形成する。第１のゲート絶縁膜４及びベース
コート絶縁膜２の上にＰ−ＣＶＤ法（プラズマ気相成長
法）によりＳｉ3Ｎ4膜からなる膜厚３０００オングスト
ロームの第２のゲート絶縁膜５を形成する。第２のゲー
ト電極５の上にＰ−ＣＶＤ法によりＳｉＨ4＝２５ｓｃ
ｃｍ、Ｈ2＝３６０ｓｃｃｍ、Ａｒ＝１２０ｓｃｃｍの
ガスを流入し圧力３５Ｐａ、基板温度３００°Ｃ、ＲＦ
パワー６００Ｗ、パワー密度０．２３Ｗ／ｃｍ2の条件
下で成膜を行い、シリコン膜を６００オングストローム
の膜厚に形成する。このシリコン膜は下部層である真性
非晶質シリコン６，７と上部層である真性微結晶シリコ
ン１２，１３とが形成されている。本実施例の半導体層
の形成条件では、その膜厚を５００オングストロームと
した場合比抵抗が５×１０9Ωｃｍとなり、６００オン
グストロームとした場合比抵抗が５×１０6Ωｃｍとな
る。従って膜厚を６００オングストロームに設定した場
合には、膜の上部に真性微結晶シリコンが形成されてい
るため格段に比抵抗が低下している。真性微結晶シリコ
ン１２の上にＳｉ3Ｎ4膜からなる膜厚２０００オングス
トロームのチャネル保護膜８を形成する。ゲート電極３
をマスクとし、絶縁基板１側から裏面露光を行い、チャ
ネル保護膜８を所定形状にパターニングする。チャネル
保護膜８をマスクとしてチャネル保護膜８に覆われてい
ない真性非晶質シリコン７及び真性微結晶シリコン１３
に対して、ドーピング条件として加速電圧１０ｋＶ、ド
ーズ量５×１０15／ｃｍ2、ガス流量２０ｓｃｃｍ（Ｐ
Ｈ4／Ｈ2＝５．０８％）で不純物イオンをドーピングし
その後２５０°Ｃで１時間アニールを行いｎ+非晶質シ
リコン７とｎ+微結晶シリコン１３を形成し所定形状に
パターニングする。ｎ+微結晶シリコン１３の面抵抗１
０5Ω／ｃｍ2は、ｎ+非晶質シリコン７の面抵抗１０8Ω
／ｃｍ2に比較して低抵抗となっている。ｎ+微結晶シリ
コン１３及び第２のゲート絶縁膜５の上にＴｉ膜を３０
００オングストローム形成しフォトリソグラフィ工程に
より所定形状にパターニングしてソース電極９及びドレ
イン電極１０を形成する。ソース電極９及びドレイン電
極１０の上にスパッタにより膜厚１０００オングストロ
ームの透明導電膜を成膜しフォトリソグラフィ工程によ
り所定形状にパターニングして絵素電極１１を形成す
る。本実施例に示したように半導体層の真性非晶質シリ
コン６及び真性微結晶シリコン１２を同時に形成するこ
とにより、製造工程を増やすことなくｎ+微結晶シリコ
ン１３を形成することができ薄膜トランジスタのスイッ
チングを高速化することができ、製造工程での不良の発
生を抑えることができる。
して作製される。ガラス等を用いた絶縁基板１の上にＴ
ａ5Ｏ2からなる膜厚３０００オングストロームのベース
コート絶縁膜２を形成する。ベースコート絶縁膜２の上
にスパッタ装置にて膜厚３０００オングストロームのタ
ンタルからなる膜を形成し、フォトリソグラフィ工程に
より所定形状にパターニングしてゲート電極３を形成す
る。ゲート電極３の表面を陽極酸化処理し第１のゲート
絶縁膜４を形成する。第１のゲート絶縁膜４及びベース
コート絶縁膜２の上にＰ−ＣＶＤ法（プラズマ気相成長
法）によりＳｉ3Ｎ4膜からなる膜厚３０００オングスト
ロームの第２のゲート絶縁膜５を形成する。第２のゲー
ト電極５の上にＰ−ＣＶＤ法によりＳｉＨ4＝２５ｓｃ
ｃｍ、Ｈ2＝３６０ｓｃｃｍ、Ａｒ＝１２０ｓｃｃｍの
ガスを流入し圧力３５Ｐａ、基板温度３００°Ｃ、ＲＦ
パワー６００Ｗ、パワー密度０．２３Ｗ／ｃｍ2の条件
下で成膜を行い、シリコン膜を６００オングストローム
の膜厚に形成する。このシリコン膜は下部層である真性
非晶質シリコン６，７と上部層である真性微結晶シリコ
ン１２，１３とが形成されている。本実施例の半導体層
の形成条件では、その膜厚を５００オングストロームと
した場合比抵抗が５×１０9Ωｃｍとなり、６００オン
グストロームとした場合比抵抗が５×１０6Ωｃｍとな
る。従って膜厚を６００オングストロームに設定した場
合には、膜の上部に真性微結晶シリコンが形成されてい
るため格段に比抵抗が低下している。真性微結晶シリコ
ン１２の上にＳｉ3Ｎ4膜からなる膜厚２０００オングス
トロームのチャネル保護膜８を形成する。ゲート電極３
をマスクとし、絶縁基板１側から裏面露光を行い、チャ
ネル保護膜８を所定形状にパターニングする。チャネル
保護膜８をマスクとしてチャネル保護膜８に覆われてい
ない真性非晶質シリコン７及び真性微結晶シリコン１３
に対して、ドーピング条件として加速電圧１０ｋＶ、ド
ーズ量５×１０15／ｃｍ2、ガス流量２０ｓｃｃｍ（Ｐ
Ｈ4／Ｈ2＝５．０８％）で不純物イオンをドーピングし
その後２５０°Ｃで１時間アニールを行いｎ+非晶質シ
リコン７とｎ+微結晶シリコン１３を形成し所定形状に
パターニングする。ｎ+微結晶シリコン１３の面抵抗１
０5Ω／ｃｍ2は、ｎ+非晶質シリコン７の面抵抗１０8Ω
／ｃｍ2に比較して低抵抗となっている。ｎ+微結晶シリ
コン１３及び第２のゲート絶縁膜５の上にＴｉ膜を３０
００オングストローム形成しフォトリソグラフィ工程に
より所定形状にパターニングしてソース電極９及びドレ
イン電極１０を形成する。ソース電極９及びドレイン電
極１０の上にスパッタにより膜厚１０００オングストロ
ームの透明導電膜を成膜しフォトリソグラフィ工程によ
り所定形状にパターニングして絵素電極１１を形成す
る。本実施例に示したように半導体層の真性非晶質シリ
コン６及び真性微結晶シリコン１２を同時に形成するこ
とにより、製造工程を増やすことなくｎ+微結晶シリコ
ン１３を形成することができ薄膜トランジスタのスイッ
チングを高速化することができ、製造工程での不良の発
生を抑えることができる。
【００１７】上記の場合、チャネル保護層を形成し、こ
れをマスクに真性半導体層に不純物イオンをドーピング
した例を示したがチャネル保護膜のかわりに同様形状の
フォトレジストを形成、これをマスクに真性半導体層を
ドーピングすることを可能である。
れをマスクに真性半導体層に不純物イオンをドーピング
した例を示したがチャネル保護膜のかわりに同様形状の
フォトレジストを形成、これをマスクに真性半導体層を
ドーピングすることを可能である。
【００１８】本発明の他の実施例について以下に説明す
る。図２に薄膜トランジスタの断面図を示す。この薄膜
トランジスタは上述した薄膜トランジスタにおいて、ｎ
+微結晶シリコン１３の上にモリブデンを膜厚１０００
オングストロームにスパッタリング法によって成膜す
る。その後２００゜Ｃで１時間のアニールを行いシリサ
イド層１４を形成する。その後シリサイド層１４を残し
モリブデンを全面エッチングする。シリサイド層を形成
するために用いる材料はモリブデンの代わりにＷ、Ｎ
ｉ、Ｃｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｐｔ、Ｃｏ等を使用して
もよい。それらの金属を設けることによりソース電極９
とドレイン電極の間が低抵抗となる薄膜トランジスタを
形成することができる。
る。図２に薄膜トランジスタの断面図を示す。この薄膜
トランジスタは上述した薄膜トランジスタにおいて、ｎ
+微結晶シリコン１３の上にモリブデンを膜厚１０００
オングストロームにスパッタリング法によって成膜す
る。その後２００゜Ｃで１時間のアニールを行いシリサ
イド層１４を形成する。その後シリサイド層１４を残し
モリブデンを全面エッチングする。シリサイド層を形成
するために用いる材料はモリブデンの代わりにＷ、Ｎ
ｉ、Ｃｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｐｔ、Ｃｏ等を使用して
もよい。それらの金属を設けることによりソース電極９
とドレイン電極の間が低抵抗となる薄膜トランジスタを
形成することができる。
【００１９】
【発明の効果】本発明の薄膜トランジスタは、ソース電
極及びドレイン電極と真性半導体層の間にｎ+微結晶シ
リコンを設けることにより、ソース電極及びドレイン電
極と半導体層の間の抵抗値を低くすることができる。
極及びドレイン電極と真性半導体層の間にｎ+微結晶シ
リコンを設けることにより、ソース電極及びドレイン電
極と半導体層の間の抵抗値を低くすることができる。
【００２０】また、本発明の薄膜トランジスタの製造方
法を用いることによって、同時に真性非晶質シリコンと
真性微結晶シリコンを設けることができ工程数を省略す
ることができる。またエッチングストッパーによりマス
クして真性非晶質シリコンと真性微結晶シリコンを同時
にドープし、従来より低抵抗なｎ型ドーピング層を形成
でき、完全自己整合型薄膜トランジスタが製造でき、寄
生容量の低減や薄膜トランジスタの小型化が可能とな
る。
法を用いることによって、同時に真性非晶質シリコンと
真性微結晶シリコンを設けることができ工程数を省略す
ることができる。またエッチングストッパーによりマス
クして真性非晶質シリコンと真性微結晶シリコンを同時
にドープし、従来より低抵抗なｎ型ドーピング層を形成
でき、完全自己整合型薄膜トランジスタが製造でき、寄
生容量の低減や薄膜トランジスタの小型化が可能とな
る。
【図１】本発明の一実施例である薄膜トランジスタの断
面図。
面図。
【図２】本発明の他の実施例である薄膜トランジスタの
断面図。
断面図。
【図３】従来の薄膜トランジスタの断面図。
【図４】従来の他の薄膜トランジスタの断面図。
１ 絶縁基板 ２ ベースコート絶縁膜 ３ ゲート電極 ４ 第１のゲート絶縁膜 ５ 第２のゲート絶縁膜 ６ 真性非晶質シリコン ７ ｎ+非晶質シリコン ８ チャネル保護膜 ９ ソース電極 １０ ドレイン電極 １１ 絵素電極 １２ 真性微結晶シリコン １３ ｎ+微結晶シリコン
Claims (6)
- 【請求項１】 絶縁基板上に形成されたゲート電極と、
該ゲート電極を覆うように形成された第１の絶縁膜と、
該第１の絶縁膜上に形成された少なくとも該絶縁基板と
反対側の表面部が微結晶化した半導体層と、該半導体層
にある間隔をあけて不純物をドーピングしたソース及び
ドレイン領域と電気的接触するように形成されたソース
及びドレイン電極を有することを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 前記ソース及びドレイン電極が前記ゲー
ト電極と重ならないように形成された請求項１に記載の
薄膜トランジスタ。 - 【請求項３】 前記ソース及びドレイン領域の表面にシ
リサイドを形成した請求項１に記載の薄膜トランジス
タ。 - 【請求項４】 前記半導体層への不純物のドーピングに
イオンドーピングを用いた請求項１に記載の薄膜トラン
ジスタ。 - 【請求項５】 絶縁基板上に形成されたゲート電極と、
該ゲート電極を被覆するゲート絶縁膜と、該ゲート絶縁
膜上に形成された半導体層と、該半導体層の両端上にそ
れぞれ形成されたソース電極及びドレイン電極を有する
薄膜トランジスタの製造方法において、 真性非晶質シリコンと真性微結晶シリコンとを同工程で
同一成膜条件で積層することにより前記半導体層を形成
することを特徴とする薄膜トランジスタの製造方法。 - 【請求項６】 前記絶縁基板上に前記ゲート電極を形成
する工程と、前記ゲート電極を覆うように前記ゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上に前記半導
体層を形成する工程と、前記半導体層上にチャネル保護
膜を形成し前記ゲート電極をマスクとして該チャネル保
護膜をパターンニング形成する工程と、該チャネル保護
膜をマスクとして前記半導体層に不純物をドーピングし
たｎ+層を形成する工程と、ｎ+層上にソース及びドレイ
ン電極を形成する工程とを備えた請求項５に記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33161893A JPH07193249A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33161893A JPH07193249A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193249A true JPH07193249A (ja) | 1995-07-28 |
Family
ID=18245673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33161893A Pending JPH07193249A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193249A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008029582A1 (fr) * | 2006-09-08 | 2008-03-13 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur, procédé de fabrication du dispositif semi-conducteur, et dispositif d'affichage |
| WO2008041462A1 (fr) | 2006-10-02 | 2008-04-10 | Sony Corporation | Transistor en film mince, procédé de fabrication de celui-ci et dispositif d'affichage |
| JP2011082380A (ja) * | 2009-10-08 | 2011-04-21 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| KR20120015211A (ko) * | 2010-08-11 | 2012-02-21 | 삼성전자주식회사 | 박막 트랜지스터 및 그를 포함하는 박막 트랜지스터 표시판 |
| CN113066798A (zh) * | 2021-03-08 | 2021-07-02 | 武汉华星光电技术有限公司 | 驱动基板、显示面板及驱动基板的制备方法 |
-
1993
- 1993-12-27 JP JP33161893A patent/JPH07193249A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008029582A1 (fr) * | 2006-09-08 | 2008-03-13 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur, procédé de fabrication du dispositif semi-conducteur, et dispositif d'affichage |
| US8174013B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
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| CN113066798A (zh) * | 2021-03-08 | 2021-07-02 | 武汉华星光电技术有限公司 | 驱动基板、显示面板及驱动基板的制备方法 |
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