JPH08181320A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH08181320A JPH08181320A JP32097794A JP32097794A JPH08181320A JP H08181320 A JPH08181320 A JP H08181320A JP 32097794 A JP32097794 A JP 32097794A JP 32097794 A JP32097794 A JP 32097794A JP H08181320 A JPH08181320 A JP H08181320A
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- electrode
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Abstract
(57)【要約】
【目的】 ソース，ドレイン電極と絵素電極を同時に形
成することで、工程の簡略化や良品率の向上を図る。 【構成】 絶縁基板１０１に下部ゲート電極１０３，陽
極酸化膜１０４を形成する。次に、Ｓｉ3Ｎ4膜１０５と
ａ−Ｓｉ半導体膜１０６とＳｉ3Ｎ4膜１０７の三層連続
成膜を行い、ゲート電極１０３をマスクとし、透明絶縁
性基板１０１側から裏面露光を行い、Ｓｉ3Ｎ4膜１０７
を所定形状にパターニングしてチャネル保護膜１０７を
形成する。次に、不純物イオンをドーピングし、ｎ＋シ
リコン層１０８とし、ソース・ドレイン領域を形成す
る。その後、シリサイド層１０９を形成し、所定形状に
パターニングし、ソース・ドレイン電極１１０と絵素電
極１１１を同時に形成する。このように、シリサイド層
１０９を形成し、低抵抗化することにより、ＩＴＯとの
コンタクト抵抗が低くなり、十分なＴＦＴ特性が得られ
る。
成することで、工程の簡略化や良品率の向上を図る。 【構成】 絶縁基板１０１に下部ゲート電極１０３，陽
極酸化膜１０４を形成する。次に、Ｓｉ3Ｎ4膜１０５と
ａ−Ｓｉ半導体膜１０６とＳｉ3Ｎ4膜１０７の三層連続
成膜を行い、ゲート電極１０３をマスクとし、透明絶縁
性基板１０１側から裏面露光を行い、Ｓｉ3Ｎ4膜１０７
を所定形状にパターニングしてチャネル保護膜１０７を
形成する。次に、不純物イオンをドーピングし、ｎ＋シ
リコン層１０８とし、ソース・ドレイン領域を形成す
る。その後、シリサイド層１０９を形成し、所定形状に
パターニングし、ソース・ドレイン電極１１０と絵素電
極１１１を同時に形成する。このように、シリサイド層
１０９を形成し、低抵抗化することにより、ＩＴＯとの
コンタクト抵抗が低くなり、十分なＴＦＴ特性が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタとそ
の製造方法に関し、より詳細には、薄膜トランジスタを
用いた液晶ディスプレイ（ＴＦＴ：Thin Film Transist
or−ＬＣＤ：Liquid Crystal Display）に応用される薄
膜トランジスタとその製造方法に関する。
の製造方法に関し、より詳細には、薄膜トランジスタを
用いた液晶ディスプレイ（ＴＦＴ：Thin Film Transist
or−ＬＣＤ：Liquid Crystal Display）に応用される薄
膜トランジスタとその製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタについて記載し
た公知文献としては、例えば、特開昭６３−１６８０５
２号公報がある。この公報のものは、寄生容量の低減が
でき、デバイスの高性能化を実現させるために、非晶質
シリコン薄膜トランジスタの製造におけるリフトオフ工
程を含まず、安定に製造を行える自己整合型薄膜トラン
ジスタおよびその製造方法を提供するものである。すな
わち、液晶ディスプレイの高精細化や低消費電力化を目
的としたスイッチング素子が開示されており、完全自己
整合型薄膜トランジスタの製造方法が示されている。
た公知文献としては、例えば、特開昭６３−１６８０５
２号公報がある。この公報のものは、寄生容量の低減が
でき、デバイスの高性能化を実現させるために、非晶質
シリコン薄膜トランジスタの製造におけるリフトオフ工
程を含まず、安定に製造を行える自己整合型薄膜トラン
ジスタおよびその製造方法を提供するものである。すな
わち、液晶ディスプレイの高精細化や低消費電力化を目
的としたスイッチング素子が開示されており、完全自己
整合型薄膜トランジスタの製造方法が示されている。
【０００３】図２は、従来の薄膜トランジスタの構成図
で、図中、２０１は透明絶縁性基板、２０２はゲート電
極、２０３はゲート絶縁膜、２０４は非晶質シリコン薄
膜、２０５はチャネル保護膜、２０６はｎ＋型非晶質シ
リコン薄膜、２０７はソース・ドレイン電極、２０８は
絵素電極、２０９はシリサイド層である。
で、図中、２０１は透明絶縁性基板、２０２はゲート電
極、２０３はゲート絶縁膜、２０４は非晶質シリコン薄
膜、２０５はチャネル保護膜、２０６はｎ＋型非晶質シ
リコン薄膜、２０７はソース・ドレイン電極、２０８は
絵素電極、２０９はシリサイド層である。
【０００４】この場合、チャネル保護膜２０５は、ゲー
ト電極２０２をマスクとして裏面露光により自己整合的
に形成し、ｎ型非晶質シリコン薄膜２０６は、パターニ
ングされたチャネル保護膜２０５をマスクにし、水素希
釈のホスフィンのような不純物を含む気体を放電分解
し、生成したイオンを加速して注入することにより形成
する。この後、Ｃｒ等の金属膜を成膜し、ｎ型非晶質シ
リコン膜上にシリサイド層を形成し、その後、ソーズ・
ドレイン金属電極及びドレイン電極と電気的な接続を有
する絵素電極を形成することで、完全自己整合型のＴＦ
Ｔが完成する。
ト電極２０２をマスクとして裏面露光により自己整合的
に形成し、ｎ型非晶質シリコン薄膜２０６は、パターニ
ングされたチャネル保護膜２０５をマスクにし、水素希
釈のホスフィンのような不純物を含む気体を放電分解
し、生成したイオンを加速して注入することにより形成
する。この後、Ｃｒ等の金属膜を成膜し、ｎ型非晶質シ
リコン膜上にシリサイド層を形成し、その後、ソーズ・
ドレイン金属電極及びドレイン電極と電気的な接続を有
する絵素電極を形成することで、完全自己整合型のＴＦ
Ｔが完成する。
【０００５】
【発明が解決しようとする課題】前述のように、従来の
薄膜トランジスタとその製造方法においては、コンタク
ト部の抵抗を下げるために、ｎ型非晶質シリコン膜上に
金属シリサイド層を形成している。その後、ソース・ド
レイン金属電極を形成するが、双方の工程でチャネル保
護膜上にもシリサイド系導電層が形成される。その後、
改めてソース・ドレイン電極となる金属電極を形成する
工程と、絵素電極となる透明電極である酸化インジウム
（ＩＴＯ）を形成する工程が必要となる。
薄膜トランジスタとその製造方法においては、コンタク
ト部の抵抗を下げるために、ｎ型非晶質シリコン膜上に
金属シリサイド層を形成している。その後、ソース・ド
レイン金属電極を形成するが、双方の工程でチャネル保
護膜上にもシリサイド系導電層が形成される。その後、
改めてソース・ドレイン電極となる金属電極を形成する
工程と、絵素電極となる透明電極である酸化インジウム
（ＩＴＯ）を形成する工程が必要となる。
【０００６】本発明は、このような実情に鑑みてなされ
たもので、コンタクト層の抵抗が低いと、透明電極であ
るＩＴＯとのコンタクト抵抗が低く、トランジスタ特性
に影響を与えないことを見い出し、ソース・ドレイン電
極と絵素電極と別の工程で形成するのではなく、ソース
・ドレイン電極と絵素電極を同時に形成することで、工
程の簡略化や良品率の向上が図れるようにした薄膜トラ
ンジスタ及びその製造方法を提供することを目的として
いる。
たもので、コンタクト層の抵抗が低いと、透明電極であ
るＩＴＯとのコンタクト抵抗が低く、トランジスタ特性
に影響を与えないことを見い出し、ソース・ドレイン電
極と絵素電極と別の工程で形成するのではなく、ソース
・ドレイン電極と絵素電極を同時に形成することで、工
程の簡略化や良品率の向上が図れるようにした薄膜トラ
ンジスタ及びその製造方法を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）透明絶縁基板１０１上に形成され
たゲート電極１０３と、該ゲート電極１０３を覆うよう
に形成された第１の絶縁膜１０５と、該第１の絶縁膜１
０５上に形成された非晶質半導体層１０６と、前記ゲー
ト電極１０３をマスクとし、前記半導体層１０６上に形
成した第２の絶縁膜１０７を前記ゲート電極１０３と自
己整合的にパターニングし、該第２の絶縁膜１０７をマ
スクとし、前記半導体層１０６へ不純物をドーピングし
て形成したｎ＋層１０８と、該ｎ＋層１０８の表面にシ
リサイド層１０９とを有し、該シリサイド層１０９と電
気的接触を保つソース・ドレイン電極が透明電極にて絵
素電極をも兼ねていること、或いは、（２）透明絶縁基
板１０１上に形成されたゲート電極１０３と、該ゲート
電極１０３を覆うように形成された第１の絶縁膜１０５
と、該第１の絶縁膜１０５上に形成された非晶質半導体
層１０６と、前記ゲート電極１０３をマスクとし、前記
半導体層１０６上に形成した第２の絶縁膜１０７を前記
ゲート電極１０３と自己整合的にパターニングし、該第
２の絶縁膜１０７と自己整合的に形成したレジストパタ
ーンをマスクにし、前記半導体層１０６に不純物をドー
ピングして形成したｎ＋層１０８と、該ｎ＋層１０８の
表面にシリサイド層１０９とを有し、該シリサイド層１
０９と電気的接触を保つソース・ドレイン電極が透明電
極にて絵素電極をも兼ていること、更には、（３）前記
（１）又は（２）において、前記透明電極が酸化インジ
ウム又は酸化インジウムスズ，酸化スズであること、更
には、（４）前記（１）又は（２）において、前記ソー
ス・ドレイン透明電極上にさらに金属層を重ねたこと、
或いは、（５）透明絶縁基板１０１上にゲート電極１０
３を形成する工程と、該ゲート電極１０３を覆うように
形成された第１の絶縁膜１０５と、該第１の絶縁膜１０
５上に形成された非晶質半導体層１０６と第２の絶縁膜
１０７を形成する工程と、前記ゲート電極１０３をマス
クとし、前記半導体層１０６上に形成した第２の絶縁膜
１０７を前記ゲート電極１０３と自己整合的にパターニ
ングする工程と、該第２の絶縁膜１０７をマスクにし、
前記半導体層１０６に不純物をドーピングしてｎ＋層１
０８を形成する工程と、該ｎ＋層１０８の表面にシリサ
イド層１０９を形成し、該シリサイド層１０９と電気的
接触するように形成されるソース・ドレイン電極を透明
電極にて絵素電極と同時に形成する工程とを含むこと、
或いは、（６）透明絶縁基板１０１上にゲート電極１０
３を形成する工程と、該ゲート電極１０３を覆うように
形成された第１の絶縁膜１０５と、該第１の絶縁膜１０
５上に形成された非晶質半導体層１０６と第２の絶縁膜
１０７を形成する工程と、前記ゲート電極１０３をマス
クとし、前記半導体層１０６上に形成した第２の絶縁膜
１０７を前記ゲート電極１０３と自己整合的にパターニ
ングする工程と、該第２の絶縁膜１０７と自己整合的に
形成したレジストパターンをマスクにし、前記半導体層
１０６に不純物をドーピングしてｎ＋層１０８を形成す
る工程と、該ｎ＋層１０８の表面にシリサイド層１０９
を形成し、該シリサイド層１０９と電気的接触するよう
に形成されるソース・ドレイン電極を透明電極にて絵素
電極と同時に形成する工程とを含むこと、更には、
（７）前記（５）又は（６）において、前記ソース・ド
レイン透明電極上にさらに金属層を形成する工程とを含
むことを特徴としたものである。
決するために、（１）透明絶縁基板１０１上に形成され
たゲート電極１０３と、該ゲート電極１０３を覆うよう
に形成された第１の絶縁膜１０５と、該第１の絶縁膜１
０５上に形成された非晶質半導体層１０６と、前記ゲー
ト電極１０３をマスクとし、前記半導体層１０６上に形
成した第２の絶縁膜１０７を前記ゲート電極１０３と自
己整合的にパターニングし、該第２の絶縁膜１０７をマ
スクとし、前記半導体層１０６へ不純物をドーピングし
て形成したｎ＋層１０８と、該ｎ＋層１０８の表面にシ
リサイド層１０９とを有し、該シリサイド層１０９と電
気的接触を保つソース・ドレイン電極が透明電極にて絵
素電極をも兼ねていること、或いは、（２）透明絶縁基
板１０１上に形成されたゲート電極１０３と、該ゲート
電極１０３を覆うように形成された第１の絶縁膜１０５
と、該第１の絶縁膜１０５上に形成された非晶質半導体
層１０６と、前記ゲート電極１０３をマスクとし、前記
半導体層１０６上に形成した第２の絶縁膜１０７を前記
ゲート電極１０３と自己整合的にパターニングし、該第
２の絶縁膜１０７と自己整合的に形成したレジストパタ
ーンをマスクにし、前記半導体層１０６に不純物をドー
ピングして形成したｎ＋層１０８と、該ｎ＋層１０８の
表面にシリサイド層１０９とを有し、該シリサイド層１
０９と電気的接触を保つソース・ドレイン電極が透明電
極にて絵素電極をも兼ていること、更には、（３）前記
（１）又は（２）において、前記透明電極が酸化インジ
ウム又は酸化インジウムスズ，酸化スズであること、更
には、（４）前記（１）又は（２）において、前記ソー
ス・ドレイン透明電極上にさらに金属層を重ねたこと、
或いは、（５）透明絶縁基板１０１上にゲート電極１０
３を形成する工程と、該ゲート電極１０３を覆うように
形成された第１の絶縁膜１０５と、該第１の絶縁膜１０
５上に形成された非晶質半導体層１０６と第２の絶縁膜
１０７を形成する工程と、前記ゲート電極１０３をマス
クとし、前記半導体層１０６上に形成した第２の絶縁膜
１０７を前記ゲート電極１０３と自己整合的にパターニ
ングする工程と、該第２の絶縁膜１０７をマスクにし、
前記半導体層１０６に不純物をドーピングしてｎ＋層１
０８を形成する工程と、該ｎ＋層１０８の表面にシリサ
イド層１０９を形成し、該シリサイド層１０９と電気的
接触するように形成されるソース・ドレイン電極を透明
電極にて絵素電極と同時に形成する工程とを含むこと、
或いは、（６）透明絶縁基板１０１上にゲート電極１０
３を形成する工程と、該ゲート電極１０３を覆うように
形成された第１の絶縁膜１０５と、該第１の絶縁膜１０
５上に形成された非晶質半導体層１０６と第２の絶縁膜
１０７を形成する工程と、前記ゲート電極１０３をマス
クとし、前記半導体層１０６上に形成した第２の絶縁膜
１０７を前記ゲート電極１０３と自己整合的にパターニ
ングする工程と、該第２の絶縁膜１０７と自己整合的に
形成したレジストパターンをマスクにし、前記半導体層
１０６に不純物をドーピングしてｎ＋層１０８を形成す
る工程と、該ｎ＋層１０８の表面にシリサイド層１０９
を形成し、該シリサイド層１０９と電気的接触するよう
に形成されるソース・ドレイン電極を透明電極にて絵素
電極と同時に形成する工程とを含むこと、更には、
（７）前記（５）又は（６）において、前記ソース・ド
レイン透明電極上にさらに金属層を形成する工程とを含
むことを特徴としたものである。
【０００８】
【作用】前記構成を有する本発明の薄膜トランジスタと
その製造方法は、ｎ＋層上に形成した低抵抗なシリサイ
ド層に重ねた構造を有する薄膜トランジスタにおいて、
ＩＴＯ膜によってソース・ドレイン金属電極と絵素電極
を同時に形成することにより、トランジスタ特性を低下
させず工程の簡略化と良品率の向上を実現するものであ
る。
その製造方法は、ｎ＋層上に形成した低抵抗なシリサイ
ド層に重ねた構造を有する薄膜トランジスタにおいて、
ＩＴＯ膜によってソース・ドレイン金属電極と絵素電極
を同時に形成することにより、トランジスタ特性を低下
させず工程の簡略化と良品率の向上を実現するものであ
る。
【０００９】（１）請求項１記載の発明において、ゲー
ト電極は透明絶縁基板上に形成され、第１の絶縁膜は前
記ゲート電極を覆うように形成される。非晶質半導体層
は前記第１の絶縁膜上に形成され、第２の絶縁膜は前記
ゲート電極をマスクとし、前記半導体層上に形成され
る。該第２の絶縁膜を前記ゲート電極と自己整合的にパ
ターニングし、ｎ＋層は該第２の絶縁膜をマスクとし、
前記半導体層へ不純物をドーピングして形成される。該
ｎ＋層の表面にシリサイド層とを有し、該シリサイド層
と電気的接触を保つソース・ドレイン電極が透明電極に
て絵素電極をも兼ねているので、トランジスタ特性を低
下させずに、工程の簡略化と良品率の向上を図ることが
できる。
ト電極は透明絶縁基板上に形成され、第１の絶縁膜は前
記ゲート電極を覆うように形成される。非晶質半導体層
は前記第１の絶縁膜上に形成され、第２の絶縁膜は前記
ゲート電極をマスクとし、前記半導体層上に形成され
る。該第２の絶縁膜を前記ゲート電極と自己整合的にパ
ターニングし、ｎ＋層は該第２の絶縁膜をマスクとし、
前記半導体層へ不純物をドーピングして形成される。該
ｎ＋層の表面にシリサイド層とを有し、該シリサイド層
と電気的接触を保つソース・ドレイン電極が透明電極に
て絵素電極をも兼ねているので、トランジスタ特性を低
下させずに、工程の簡略化と良品率の向上を図ることが
できる。
【００１０】（２）請求項２記載の発明において、ゲー
ト電極は透明絶縁基板上に形成され、第１の絶縁膜は前
記ゲート電極を覆うように形成される。非晶質半導体層
は前記第１の絶縁膜上に形成され、第２の絶縁膜は前記
ゲート電極をマスクとし、前記半導体層上に形成され
る。該第２の絶縁膜を前記ゲート電極と自己整合的にパ
ターニングし、ｎ＋層は該第２の絶縁膜と自己整合的に
形成したレジストパターンをマスクにし、前記半導体層
に不純物をドーピングして形成される。該ｎ＋層の表面
にシリサイド層とを有し、該シリサイド層と電気的接触
を保つソース・ドレイン電極が透明電極にて絵素電極を
も兼ているので、トランジスタ特性を低下させずに、工
程の簡略化と良品率の向上を図ることができる。
ト電極は透明絶縁基板上に形成され、第１の絶縁膜は前
記ゲート電極を覆うように形成される。非晶質半導体層
は前記第１の絶縁膜上に形成され、第２の絶縁膜は前記
ゲート電極をマスクとし、前記半導体層上に形成され
る。該第２の絶縁膜を前記ゲート電極と自己整合的にパ
ターニングし、ｎ＋層は該第２の絶縁膜と自己整合的に
形成したレジストパターンをマスクにし、前記半導体層
に不純物をドーピングして形成される。該ｎ＋層の表面
にシリサイド層とを有し、該シリサイド層と電気的接触
を保つソース・ドレイン電極が透明電極にて絵素電極を
も兼ているので、トランジスタ特性を低下させずに、工
程の簡略化と良品率の向上を図ることができる。
【００１１】（３）請求項３記載の発明において、前記
透明電極が酸化インジウム又は酸化インジウムスズ、酸
化スズであるので、ソース・ドレイン電極と絵素電極を
共有化できる。 （４）請求項４記載の発明において、前記ソース・ドレ
イン透明電極上にさらに金属層を重ねたので、十分なＴ
ＦＴ特性が得られる。
透明電極が酸化インジウム又は酸化インジウムスズ、酸
化スズであるので、ソース・ドレイン電極と絵素電極を
共有化できる。 （４）請求項４記載の発明において、前記ソース・ドレ
イン透明電極上にさらに金属層を重ねたので、十分なＴ
ＦＴ特性が得られる。
【００１２】（５）請求項５記載の発明において、透明
絶縁基板上にゲート電極を形成する工程と、該ゲート電
極を覆うように形成された第１の絶縁膜と、該第１の絶
縁膜上に形成された非晶質半導体層と第２の絶縁膜を形
成する工程と、前記ゲート電極をマスクとし、前記半導
体層上に形成した第２の絶縁膜を前記ゲート電極と自己
整合的にパターニングする工程と、該第２の絶縁膜をマ
スクにし、前記半導体層に不純物をドーピングしてｎ＋
層を形成する工程と、該ｎ＋層の表面にシリサイド層を
形成し、該シリサイド層と電気的接触するように形成さ
れるソース・ドレイン電極を透明電極にて絵素電極と同
時に形成する工程とを含むので、トランジスタ特性を低
下させずに、工程の簡略化と良品率の向上を図ることが
できる。
絶縁基板上にゲート電極を形成する工程と、該ゲート電
極を覆うように形成された第１の絶縁膜と、該第１の絶
縁膜上に形成された非晶質半導体層と第２の絶縁膜を形
成する工程と、前記ゲート電極をマスクとし、前記半導
体層上に形成した第２の絶縁膜を前記ゲート電極と自己
整合的にパターニングする工程と、該第２の絶縁膜をマ
スクにし、前記半導体層に不純物をドーピングしてｎ＋
層を形成する工程と、該ｎ＋層の表面にシリサイド層を
形成し、該シリサイド層と電気的接触するように形成さ
れるソース・ドレイン電極を透明電極にて絵素電極と同
時に形成する工程とを含むので、トランジスタ特性を低
下させずに、工程の簡略化と良品率の向上を図ることが
できる。
【００１３】（６）請求項６記載の発明において、透明
絶縁基板上にゲート電極を形成する工程と、該ゲート電
極を覆うように形成された第１の絶縁膜と、該第１の絶
縁膜上に形成された非晶質半導体層と第２の絶縁膜を形
成する工程と、前記ゲート電極をマスクとし、前記半導
体層上に形成した第２の絶縁膜を前記ゲート電極と自己
整合的にパターニングする工程と、該第２の絶縁膜と自
己整合的に形成したレジストパターンをマスクにし、前
記半導体層に不純物をドーピングしてｎ＋層を形成する
工程と、該ｎ＋層の表面にシリサイド層を形成し、該シ
リサイド層と電気的接触するように形成されるソース・
ドレイン電極を透明電極にて絵素電極と同時に形成する
工程とを含むので、トランジスタ特性を低下させずに、
工程の簡略化と良品率の向上を図ることができる。 （７）請求項７記載の発明において、前記ソース・ドレ
イン透明電極上にさらに金属層を形成する工程とを含む
ので、トランジスタ特性を低下させずに、工程の簡略化
と良品率の向上を図ることができる。
絶縁基板上にゲート電極を形成する工程と、該ゲート電
極を覆うように形成された第１の絶縁膜と、該第１の絶
縁膜上に形成された非晶質半導体層と第２の絶縁膜を形
成する工程と、前記ゲート電極をマスクとし、前記半導
体層上に形成した第２の絶縁膜を前記ゲート電極と自己
整合的にパターニングする工程と、該第２の絶縁膜と自
己整合的に形成したレジストパターンをマスクにし、前
記半導体層に不純物をドーピングしてｎ＋層を形成する
工程と、該ｎ＋層の表面にシリサイド層を形成し、該シ
リサイド層と電気的接触するように形成されるソース・
ドレイン電極を透明電極にて絵素電極と同時に形成する
工程とを含むので、トランジスタ特性を低下させずに、
工程の簡略化と良品率の向上を図ることができる。 （７）請求項７記載の発明において、前記ソース・ドレ
イン透明電極上にさらに金属層を形成する工程とを含む
ので、トランジスタ特性を低下させずに、工程の簡略化
と良品率の向上を図ることができる。
【００１４】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。図１は、本発明による薄膜トランジスタ
とその製造方法の一実施例を説明するための構成図で、
ＴＦＴ（Thin Film Transistor）−ＬＣＤ（Liquid Cry
stal Display）用ＴＦＴマトリクス型基板の断面図であ
る。図中、１０１は絶縁基板、１０２はベースコート絶
縁膜、１０３はタンタル薄膜、１０４は陽極酸化膜、１
０５はＳｉ3Ｎ4膜、１０６はａ−Ｓｉ（アモリファスシ
リコン）半導体膜、１０７はＳｉ3Ｎ4膜、１０８はｎ＋
シリコン層（アモリファスｎ＋ドーピング層）、１０９
はシリサイド層、１１０はソース・ドレイン電極（酸化
インジウム透明導電膜，ＩＴＯ）、１１１は絵素電極
（酸化インジウム透明導電膜，ＩＴＯ）である。
して説明する。図１は、本発明による薄膜トランジスタ
とその製造方法の一実施例を説明するための構成図で、
ＴＦＴ（Thin Film Transistor）−ＬＣＤ（Liquid Cry
stal Display）用ＴＦＴマトリクス型基板の断面図であ
る。図中、１０１は絶縁基板、１０２はベースコート絶
縁膜、１０３はタンタル薄膜、１０４は陽極酸化膜、１
０５はＳｉ3Ｎ4膜、１０６はａ−Ｓｉ（アモリファスシ
リコン）半導体膜、１０７はＳｉ3Ｎ4膜、１０８はｎ＋
シリコン層（アモリファスｎ＋ドーピング層）、１０９
はシリサイド層、１１０はソース・ドレイン電極（酸化
インジウム透明導電膜，ＩＴＯ）、１１１は絵素電極
（酸化インジウム透明導電膜，ＩＴＯ）である。
【００１５】絶縁基板１０１に硝子基板を用いた。次
に、基板片面にＴａ2Ｏ5からなるベースコート絶縁膜１
０２を膜厚３０００Å形成する。この上にスパッタ装置
にてベースコート絶縁膜上に膜厚が３０００Åになるよ
う、タンタル薄膜１０３を成膜する。その後、タンタル
薄膜をフォトリソグラフィ工程により、所定形状にパタ
ーニングして下部ゲート電極１０３を形成する。その
後、タンタル薄膜１０３を陽極酸化処理を施し、陽極酸
化膜１０４を形成する。次に、Ｐ−ＣＶＤ（Chemical V
apor Deposition：化学蒸着）法によりＳｉ3Ｎ4膜１０
５を３０００Å、ａ−Ｓｉ半導体膜１０６を３００Å、
Ｓｉ3Ｎ4膜１０７を２０００Åで三層連続成膜を行う。
に、基板片面にＴａ2Ｏ5からなるベースコート絶縁膜１
０２を膜厚３０００Å形成する。この上にスパッタ装置
にてベースコート絶縁膜上に膜厚が３０００Åになるよ
う、タンタル薄膜１０３を成膜する。その後、タンタル
薄膜をフォトリソグラフィ工程により、所定形状にパタ
ーニングして下部ゲート電極１０３を形成する。その
後、タンタル薄膜１０３を陽極酸化処理を施し、陽極酸
化膜１０４を形成する。次に、Ｐ−ＣＶＤ（Chemical V
apor Deposition：化学蒸着）法によりＳｉ3Ｎ4膜１０
５を３０００Å、ａ−Ｓｉ半導体膜１０６を３００Å、
Ｓｉ3Ｎ4膜１０７を２０００Åで三層連続成膜を行う。
【００１６】次に、ゲート電極１０３をマスクとし、透
明絶縁性基板１０１側から裏面露光を行い、Ｓｉ3Ｎ4膜
１０７をフォトリソグラフィ工程により、所定形状にパ
ターニングしてチャネル保護膜１０７を形成する。次
に、チャネル保護膜１０７をマスクにし、ａ−Ｓｉ半導
体膜１０６にドーピングの条件として加速電圧１０ke
v、ドーズ量５×１０15／cm2で不純物イオンをドーピン
グし、その後２５０℃、１時間アニールを行い、ｎ＋シ
リコン層１０８とし、パターニングを行い、ソースドレ
イン領域を形成する。
明絶縁性基板１０１側から裏面露光を行い、Ｓｉ3Ｎ4膜
１０７をフォトリソグラフィ工程により、所定形状にパ
ターニングしてチャネル保護膜１０７を形成する。次
に、チャネル保護膜１０７をマスクにし、ａ−Ｓｉ半導
体膜１０６にドーピングの条件として加速電圧１０ke
v、ドーズ量５×１０15／cm2で不純物イオンをドーピン
グし、その後２５０℃、１時間アニールを行い、ｎ＋シ
リコン層１０８とし、パターニングを行い、ソースドレ
イン領域を形成する。
【００１７】その上に、モリブデン（Ｍｏ）を１０００
Å，スパッタリング法によって成膜する。その後、２０
０℃、１時間のアニールを行う。ここで、シリサイド層
１０９が形成される。その後、シリサイド層１０９を残
し、Ｍｏを全面エッチングする。ここで、シリサイドを
形成する場合、Ｍｏの代わりにＷ，Ｎｉ，Ｃｒ，Ｔａ，
Ｔｉ，Ｎｂ，Ｐｔ，Ｃｏなどを使用してもよい。このシ
リサイド層により、１０Ωcm以下の比抵抗が得られる。
Å，スパッタリング法によって成膜する。その後、２０
０℃、１時間のアニールを行う。ここで、シリサイド層
１０９が形成される。その後、シリサイド層１０９を残
し、Ｍｏを全面エッチングする。ここで、シリサイドを
形成する場合、Ｍｏの代わりにＷ，Ｎｉ，Ｃｒ，Ｔａ，
Ｔｉ，Ｎｂ，Ｐｔ，Ｃｏなどを使用してもよい。このシ
リサイド層により、１０Ωcm以下の比抵抗が得られる。
【００１８】この後、ＩＴＯ透明導電膜をスパッタリン
グにて１０００Å成膜する。そして、フォトリソグラフ
ィ工程により所定形状にパターニングし、ソース・ドレ
イン電極１１０と絵素電極１１１を同時に形成する。シ
リサイド層１０９を形成し、低抵抗化することにより、
ＩＴＯとのコンタクト抵抗が低くなり、十分なＴＦＴ特
性が得られる。これらの結果、ＴＦＴを実現できる。
グにて１０００Å成膜する。そして、フォトリソグラフ
ィ工程により所定形状にパターニングし、ソース・ドレ
イン電極１１０と絵素電極１１１を同時に形成する。シ
リサイド層１０９を形成し、低抵抗化することにより、
ＩＴＯとのコンタクト抵抗が低くなり、十分なＴＦＴ特
性が得られる。これらの結果、ＴＦＴを実現できる。
【００１９】このように、ゲート電極１０３は透明絶縁
基板１０１上に形成され、第１の絶縁膜１０５は前記ゲ
ート電極１０３を覆うように形成される。非晶質半導体
層１０６は前記第１の絶縁膜１０５上に形成され、第２
の絶縁膜１０７は前記ゲート電極１０３をマスクとし、
前記半導体層１０６上に形成し、該第２の絶縁膜１０７
を前記ゲート電極１０３と自己整合的にパターニング
し、ｎ＋層１０８は前記第２の絶縁膜１０７をマスクと
し、前記半導体層１０６へ不純物をドーピングして形成
される。該ｎ＋層１０８の表面にシリサイド層１０９と
を有し、該シリサイド層１０９と電気的接触を保つソー
ス・ドレイン電極が透明電極にて絵素電極をも兼ねてい
るので、トランジスタ特性を低下させずに、工程の簡略
化と良品率の向上を図ることができる。
基板１０１上に形成され、第１の絶縁膜１０５は前記ゲ
ート電極１０３を覆うように形成される。非晶質半導体
層１０６は前記第１の絶縁膜１０５上に形成され、第２
の絶縁膜１０７は前記ゲート電極１０３をマスクとし、
前記半導体層１０６上に形成し、該第２の絶縁膜１０７
を前記ゲート電極１０３と自己整合的にパターニング
し、ｎ＋層１０８は前記第２の絶縁膜１０７をマスクと
し、前記半導体層１０６へ不純物をドーピングして形成
される。該ｎ＋層１０８の表面にシリサイド層１０９と
を有し、該シリサイド層１０９と電気的接触を保つソー
ス・ドレイン電極が透明電極にて絵素電極をも兼ねてい
るので、トランジスタ特性を低下させずに、工程の簡略
化と良品率の向上を図ることができる。
【００２０】また、ゲート電極１０３は透明絶縁基板１
０１上に形成され、第１の絶縁膜１０５は前記ゲート電
極１０３を覆うように形成される。非晶質半導体層１０
６は前記第１の絶縁膜１０５上に形成され、第２の絶縁
膜１０７は前記ゲート電極１０３をマスクとし、前記半
導体層１０６上に形成し、該第２の絶縁膜１０７を前記
ゲート電極１０３と自己整合的にパターニングし、ｎ＋
層１０８は該第２の絶縁膜１０７と自己整合的に形成し
たレジストパターンをマスクにし、前記半導体層１０６
に不純物をドーピングして形成される。該ｎ＋層１０８
の表面にシリサイド層１０９とを有し、該シリサイド層
１０９と電気的接触を保つソース・ドレイン電極が透明
電極にて絵素電極をも兼ているので、トランジスタ特性
を低下させずに、工程の簡略化と良品率の向上を図るこ
とができる。
０１上に形成され、第１の絶縁膜１０５は前記ゲート電
極１０３を覆うように形成される。非晶質半導体層１０
６は前記第１の絶縁膜１０５上に形成され、第２の絶縁
膜１０７は前記ゲート電極１０３をマスクとし、前記半
導体層１０６上に形成し、該第２の絶縁膜１０７を前記
ゲート電極１０３と自己整合的にパターニングし、ｎ＋
層１０８は該第２の絶縁膜１０７と自己整合的に形成し
たレジストパターンをマスクにし、前記半導体層１０６
に不純物をドーピングして形成される。該ｎ＋層１０８
の表面にシリサイド層１０９とを有し、該シリサイド層
１０９と電気的接触を保つソース・ドレイン電極が透明
電極にて絵素電極をも兼ているので、トランジスタ特性
を低下させずに、工程の簡略化と良品率の向上を図るこ
とができる。
【００２１】また、透明絶縁基板１０１上にゲート電極
１０３を形成する工程と、該ゲート電極１０３を覆うよ
うに形成された第１の絶縁膜１０５と、該第１の絶縁膜
１０５上に形成された非晶質半導体層１０６と第２の絶
縁膜１０７を形成する工程と、前記ゲート電極１０３を
マスクとし、前記半導体層１０６上に形成した第２の絶
縁膜１０７を前記ゲート電極１０３と自己整合的にパタ
ーニングする工程と、該第２の絶縁膜１０７をマスクに
し、前記半導体層１０６に不純物をドーピングしてｎ＋
層１０８を形成する工程と、該ｎ＋層１０８の表面にシ
リサイド層１０９を形成し、該シリサイド層１０９と電
気的接触するように形成されるソース・ドレイン電極を
透明電極にて絵素電極と同時に形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。
１０３を形成する工程と、該ゲート電極１０３を覆うよ
うに形成された第１の絶縁膜１０５と、該第１の絶縁膜
１０５上に形成された非晶質半導体層１０６と第２の絶
縁膜１０７を形成する工程と、前記ゲート電極１０３を
マスクとし、前記半導体層１０６上に形成した第２の絶
縁膜１０７を前記ゲート電極１０３と自己整合的にパタ
ーニングする工程と、該第２の絶縁膜１０７をマスクに
し、前記半導体層１０６に不純物をドーピングしてｎ＋
層１０８を形成する工程と、該ｎ＋層１０８の表面にシ
リサイド層１０９を形成し、該シリサイド層１０９と電
気的接触するように形成されるソース・ドレイン電極を
透明電極にて絵素電極と同時に形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。
【００２２】また、透明絶縁基板１０１上にゲート電極
１０３を形成する工程と、該ゲート電極１０３を覆うよ
うに形成された第１の絶縁膜１０５と、該第１の絶縁膜
１０５上に形成された非晶質半導体層１０６と第２の絶
縁膜１０７を形成する工程と、前記ゲート電極１０３を
マスクとし、前記半導体層１０６上に形成した第２の絶
縁膜１０７を前記ゲート電極１０３と自己整合的にパタ
ーニングする工程と、該第２の絶縁膜１０７と自己整合
的に形成したレジストパターンをマスクにし、前記半導
体層１０６に不純物をドーピングしてｎ＋層１０８を形
成する工程と、該ｎ＋層１０８の表面にシリサイド層１
０９を形成し、該シリサイド層１０９と電気的接触する
ように形成されるソース・ドレイン電極を透明電極にて
絵素電極と同時に形成する工程とを含むので、トランジ
スタ特性を低下させずに、工程の簡略化と良品率の向上
を図ることができる。
１０３を形成する工程と、該ゲート電極１０３を覆うよ
うに形成された第１の絶縁膜１０５と、該第１の絶縁膜
１０５上に形成された非晶質半導体層１０６と第２の絶
縁膜１０７を形成する工程と、前記ゲート電極１０３を
マスクとし、前記半導体層１０６上に形成した第２の絶
縁膜１０７を前記ゲート電極１０３と自己整合的にパタ
ーニングする工程と、該第２の絶縁膜１０７と自己整合
的に形成したレジストパターンをマスクにし、前記半導
体層１０６に不純物をドーピングしてｎ＋層１０８を形
成する工程と、該ｎ＋層１０８の表面にシリサイド層１
０９を形成し、該シリサイド層１０９と電気的接触する
ように形成されるソース・ドレイン電極を透明電極にて
絵素電極と同時に形成する工程とを含むので、トランジ
スタ特性を低下させずに、工程の簡略化と良品率の向上
を図ることができる。
【００２３】前述においては、チャネル保護膜１０７を
形成し、これをマスクに半導体層１０６に不純物イオン
をドーピングした例を示したが、チャネル保護層１０７
のかわりに同様の形状のフォトレジストを形成し、これ
をマスクに半導体層の不純物イオンをドーピングするこ
とも可能である。また、ソース・ドレイン電極１１６の
断線に対する冗長設計として、ソース・ドレイン透明電
極１０１上へさらに金属層を重ねることが可能である。
金属層の材料としては、Ａｌ（アルミニウム），Ｔｉ，
Ｔａ，Ｃｒ，Ｍｏ及びこれらの合金またはこれらの金属
の積層構造を用いることができる。
形成し、これをマスクに半導体層１０６に不純物イオン
をドーピングした例を示したが、チャネル保護層１０７
のかわりに同様の形状のフォトレジストを形成し、これ
をマスクに半導体層の不純物イオンをドーピングするこ
とも可能である。また、ソース・ドレイン電極１１６の
断線に対する冗長設計として、ソース・ドレイン透明電
極１０１上へさらに金属層を重ねることが可能である。
金属層の材料としては、Ａｌ（アルミニウム），Ｔｉ，
Ｔａ，Ｃｒ，Ｍｏ及びこれらの合金またはこれらの金属
の積層構造を用いることができる。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。 （１）請求項１〜７に対応する効果：半導体層に不純物
イオンを注入し、その上にシリサイド層を形成すること
で、低抵抗なｎ型コンタクト層が形成された薄膜トラン
ジスタにおいて、ソース・ドレイン金属電極を絵素電極
と同時にＩＴＯ膜によって形成する。その結果、従来の
製法よりトランジスタ特性を低下させず、工程の簡略化
や良品率の向上を図ることができる。 （２）請求項１に対応する効果：透明絶縁基板上に形成
されたゲート電極と、該ゲート電極を覆うように形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に形成された非
晶質半導体層と、前記ゲート電極をマスクとし、前記半
導体層上に形成した第２の絶縁膜を前記ゲート電極と自
己整合的にパターニングし、該第２の絶縁膜をマスクと
し、前記半導体層へ不純物をドーピングして形成したｎ
＋層と、該ｎ＋層の表面にシリサイド層とを有し、該シ
リサイド層と電気的接触を保つソース・ドレイン電極が
透明電極にて絵素電極をも兼ねているので、トランジス
タ特性を低下させずに、工程の簡略化と良品率の向上を
図ることができる。 （３）請求項２に対応する効果：透明絶縁基板上に形成
されたゲート電極と、該ゲート電極を覆うように形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に形成された非
晶質半導体層と、前記ゲート電極をマスクとし、前記半
導体層上に形成した第２の絶縁膜を前記ゲート電極と自
己整合的にパターニングし、該第２の絶縁膜と自己整合
的に形成したレジストパターンをマスクにし、前記半導
体層に不純物をドーピングして形成したｎ＋層と、該ｎ
＋層の表面にシリサイド層とを有し、該シリサイド層と
電気的接触を保つソース・ドレイン電極が透明電極にて
絵素電極をも兼ているので、トランジスタ特性を低下さ
せずに、工程の簡略化と良品率の向上を図ることができ
る。 （４）請求項３に対応する効果：前記透明電極が酸化イ
ンジウム又は酸化インジウムスズ、酸化スズであるの
で、ソース・ドレイン電極と絵素電極を共有化できる。 （５）請求項４に対応する効果：前記ソース・ドレイン
透明電極上にさらに金属層を重ねたので、十分なＴＦＴ
特性が得られる。 （６）請求項５に対応する効果：透明絶縁基板上にゲー
ト電極を形成する工程と、該ゲート電極を覆うように形
成された第１の絶縁膜と、該第１の絶縁膜上に形成され
た非晶質半導体層と第２の絶縁膜を形成する工程と、前
記ゲート電極をマスクとし、前記半導体層上に形成した
第２の絶縁膜を前記ゲート電極と自己整合的にパターニ
ングする工程と、該第２の絶縁膜をマスクにし、前記半
導体層に不純物をドーピングしてｎ＋層を形成する工程
と、該ｎ＋層の表面にシリサイド層を形成し、該シリサ
イド層と電気的接触するように形成されるソース・ドレ
イン電極を透明電極にて絵素電極と同時に形成する工程
とを含むので、トランジスタ特性を低下させずに、工程
の簡略化と良品率の向上を図ることができる。 （７）請求項６に対応する効果：透明絶縁基板上にゲー
ト電極を形成する工程と、該ゲート電極を覆うように形
成された第１の絶縁膜と、該第１の絶縁膜上に形成され
た非晶質半導体層と第２の絶縁膜を形成する工程と、前
記ゲート電極をマスクとし、前記半導体層上に形成した
第２の絶縁膜を前記ゲート電極と自己整合的にパターニ
ングする工程と、該第２の絶縁膜と自己整合的に形成し
たレジストパターンをマスクにし、前記半導体層に不純
物をドーピングしてｎ＋層を形成する工程と、該ｎ＋層
の表面にシリサイド層を形成し、該シリサイド層と電気
的接触するように形成されるソース・ドレイン電極を透
明電極にて絵素電極と同時に形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。 （８）請求項７に対応する効果：前記ソース・ドレイン
透明電極上にさらに金属層を形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。
によると、以下のような効果がある。 （１）請求項１〜７に対応する効果：半導体層に不純物
イオンを注入し、その上にシリサイド層を形成すること
で、低抵抗なｎ型コンタクト層が形成された薄膜トラン
ジスタにおいて、ソース・ドレイン金属電極を絵素電極
と同時にＩＴＯ膜によって形成する。その結果、従来の
製法よりトランジスタ特性を低下させず、工程の簡略化
や良品率の向上を図ることができる。 （２）請求項１に対応する効果：透明絶縁基板上に形成
されたゲート電極と、該ゲート電極を覆うように形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に形成された非
晶質半導体層と、前記ゲート電極をマスクとし、前記半
導体層上に形成した第２の絶縁膜を前記ゲート電極と自
己整合的にパターニングし、該第２の絶縁膜をマスクと
し、前記半導体層へ不純物をドーピングして形成したｎ
＋層と、該ｎ＋層の表面にシリサイド層とを有し、該シ
リサイド層と電気的接触を保つソース・ドレイン電極が
透明電極にて絵素電極をも兼ねているので、トランジス
タ特性を低下させずに、工程の簡略化と良品率の向上を
図ることができる。 （３）請求項２に対応する効果：透明絶縁基板上に形成
されたゲート電極と、該ゲート電極を覆うように形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に形成された非
晶質半導体層と、前記ゲート電極をマスクとし、前記半
導体層上に形成した第２の絶縁膜を前記ゲート電極と自
己整合的にパターニングし、該第２の絶縁膜と自己整合
的に形成したレジストパターンをマスクにし、前記半導
体層に不純物をドーピングして形成したｎ＋層と、該ｎ
＋層の表面にシリサイド層とを有し、該シリサイド層と
電気的接触を保つソース・ドレイン電極が透明電極にて
絵素電極をも兼ているので、トランジスタ特性を低下さ
せずに、工程の簡略化と良品率の向上を図ることができ
る。 （４）請求項３に対応する効果：前記透明電極が酸化イ
ンジウム又は酸化インジウムスズ、酸化スズであるの
で、ソース・ドレイン電極と絵素電極を共有化できる。 （５）請求項４に対応する効果：前記ソース・ドレイン
透明電極上にさらに金属層を重ねたので、十分なＴＦＴ
特性が得られる。 （６）請求項５に対応する効果：透明絶縁基板上にゲー
ト電極を形成する工程と、該ゲート電極を覆うように形
成された第１の絶縁膜と、該第１の絶縁膜上に形成され
た非晶質半導体層と第２の絶縁膜を形成する工程と、前
記ゲート電極をマスクとし、前記半導体層上に形成した
第２の絶縁膜を前記ゲート電極と自己整合的にパターニ
ングする工程と、該第２の絶縁膜をマスクにし、前記半
導体層に不純物をドーピングしてｎ＋層を形成する工程
と、該ｎ＋層の表面にシリサイド層を形成し、該シリサ
イド層と電気的接触するように形成されるソース・ドレ
イン電極を透明電極にて絵素電極と同時に形成する工程
とを含むので、トランジスタ特性を低下させずに、工程
の簡略化と良品率の向上を図ることができる。 （７）請求項６に対応する効果：透明絶縁基板上にゲー
ト電極を形成する工程と、該ゲート電極を覆うように形
成された第１の絶縁膜と、該第１の絶縁膜上に形成され
た非晶質半導体層と第２の絶縁膜を形成する工程と、前
記ゲート電極をマスクとし、前記半導体層上に形成した
第２の絶縁膜を前記ゲート電極と自己整合的にパターニ
ングする工程と、該第２の絶縁膜と自己整合的に形成し
たレジストパターンをマスクにし、前記半導体層に不純
物をドーピングしてｎ＋層を形成する工程と、該ｎ＋層
の表面にシリサイド層を形成し、該シリサイド層と電気
的接触するように形成されるソース・ドレイン電極を透
明電極にて絵素電極と同時に形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。 （８）請求項７に対応する効果：前記ソース・ドレイン
透明電極上にさらに金属層を形成する工程とを含むの
で、トランジスタ特性を低下させずに、工程の簡略化と
良品率の向上を図ることができる。
【図１】本発明による薄膜トランジスタの一実施例を説
明するための構成図である。
明するための構成図である。
【図２】従来の薄膜トランジスタの構成図である。
１０１…絶縁基板、１０２…ベースコート絶縁膜、１０
３…タンタル薄膜、１０４…陽極酸化膜、１０５…Ｓｉ
3Ｎ4膜、１０６…ａ−Ｓｉ（アモリファスシリコン）半
導体膜、１０７…Ｓｉ3Ｎ4膜、１０８…ｎ＋シリコン層
（アモリファスｎ＋ドーピング層）、１０９…シリサイ
ド層、１１０…ソース・ドレイン電極（酸化インジウム
透明導電膜，ＩＴＯ）、１１１…絵素電極（酸化インジ
ウム透明導電膜，ＩＴＯ）。
３…タンタル薄膜、１０４…陽極酸化膜、１０５…Ｓｉ
3Ｎ4膜、１０６…ａ−Ｓｉ（アモリファスシリコン）半
導体膜、１０７…Ｓｉ3Ｎ4膜、１０８…ｎ＋シリコン層
（アモリファスｎ＋ドーピング層）、１０９…シリサイ
ド層、１１０…ソース・ドレイン電極（酸化インジウム
透明導電膜，ＩＴＯ）、１１１…絵素電極（酸化インジ
ウム透明導電膜，ＩＴＯ）。
Claims (7)
- 【請求項１】 透明絶縁基板上に形成されたゲート電極
と、該ゲート電極を覆うように形成された第１の絶縁膜
と、該第１の絶縁膜上に形成された非晶質半導体層と、
前記ゲート電極をマスクとし、前記半導体層上に形成し
た第２の絶縁膜を前記ゲート電極と自己整合的にパター
ニングし、該第２の絶縁膜をマスクとし、前記半導体層
へ不純物をドーピングして形成したｎ＋層と、該ｎ＋層
の表面にシリサイド層とを有し、該シリサイド層と電気
的接触を保つソース・ドレイン電極が透明電極にて絵素
電極をも兼ねていることを特徴とする薄膜トランジス
タ。 - 【請求項２】 透明絶縁基板上に形成されたゲート電極
と、該ゲート電極を覆うように形成された第１の絶縁膜
と、該第１の絶縁膜上に形成された非晶質半導体層と、
前記ゲート電極をマスクとし、前記半導体層上に形成し
た第２の絶縁膜を前記ゲート電極と自己整合的にパター
ニングし、該第２の絶縁膜と自己整合的に形成したレジ
ストパターンをマスクにし、前記半導体層に不純物をド
ーピングして形成したｎ＋層と、該ｎ＋層の表面にシリ
サイド層とを有し、該シリサイド層と電気的接触を保つ
ソース・ドレイン電極が透明電極にて絵素電極をも兼て
いることを特徴とする薄膜トランジスタ。 - 【請求項３】 前記透明電極が酸化インジウム又は酸化
インジウムスズ，酸化スズであることを特徴とする請求
項１又は２記載の薄膜トランジスタ。 - 【請求項４】 前記ソース・ドレイン透明電極上にさら
に金属層を重ねたことを特徴とする請求項１又は２記載
の薄膜トランジスタ。 - 【請求項５】 透明絶縁基板上にゲート電極を形成する
工程と、該ゲート電極を覆うように形成された第１の絶
縁膜と、該第１の絶縁膜上に形成された非晶質半導体層
と第２の絶縁膜を形成する工程と、前記ゲート電極をマ
スクとし、前記半導体層上に形成した第２の絶縁膜を前
記ゲート電極と自己整合的にパターニングする工程と、
該第２の絶縁膜をマスクにし、前記半導体層に不純物を
ドーピングしてｎ＋層を形成する工程と、該ｎ＋層の表
面にシリサイド層を形成し、該シリサイド層と電気的接
触するように形成されるソース・ドレイン電極を透明電
極にて絵素電極と同時に形成する工程とを含むことを特
徴とする薄膜トランジスタの製造方法。 - 【請求項６】 透明絶縁基板上にゲート電極を形成する
工程と、該ゲート電極を覆うように形成された第１の絶
縁膜と、該第１の絶縁膜上に形成された非晶質半導体層
と第２の絶縁膜を形成する工程と、前記ゲート電極をマ
スクとし、前記半導体層上に形成した第２の絶縁膜を前
記ゲート電極と自己整合的にパターニングする工程と、
該第２の絶縁膜と自己整合的に形成したレジストパター
ンをマスクにし、前記半導体層に不純物をドーピングし
てｎ＋層を形成する工程と、該ｎ＋層の表面にシリサイ
ド層を形成し、該シリサイド層と電気的接触するように
形成されるソース・ドレイン電極を透明電極にて絵素電
極と同時に形成する工程とを含むことを特徴とする薄膜
トランジスタの製造方法。 - 【請求項７】 前記ソース・ドレイン透明電極上にさら
に金属層を形成する工程とを含むことを特徴とする請求
項５又は６記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32097794A JPH08181320A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32097794A JPH08181320A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181320A true JPH08181320A (ja) | 1996-07-12 |
Family
ID=18127416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32097794A Pending JPH08181320A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370451B1 (ko) * | 1998-04-28 | 2003-06-19 | 장 진 | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
-
1994
- 1994-12-22 JP JP32097794A patent/JPH08181320A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370451B1 (ko) * | 1998-04-28 | 2003-06-19 | 장 진 | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
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