JPH07153956A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【構成】シリコン基板（２１）上に設けたシリコン酸化
膜（２２）と、その上に選択的に設けたゲート電極（２
３）と、その上に設けたシリコン酸化膜からなるゲート
絶縁膜（２４）と、その上に設けた多結晶シリコン膜
（２５）と、ゲート電極（２３）の両側の多結晶シリコ
ン膜（２５）に設けた高濃度不純物導入領域から成るソ
ース／ドレイン領域（２１１、２１２）と、高濃度ドレ
イン領域（２１２）とゲート電極（２３）との間の多結
晶シリコン膜（２５）に設けた低濃度ドレイン領域（２
９）とを有する薄膜トランジスタ。 【効果】ゲートが下側に位置する薄膜トランジスタにお
いて、オフ電流を低減することができ、その結果、オン
／オフ電流比を増大することができる。
膜（２２）と、その上に選択的に設けたゲート電極（２
３）と、その上に設けたシリコン酸化膜からなるゲート
絶縁膜（２４）と、その上に設けた多結晶シリコン膜
（２５）と、ゲート電極（２３）の両側の多結晶シリコ
ン膜（２５）に設けた高濃度不純物導入領域から成るソ
ース／ドレイン領域（２１１、２１２）と、高濃度ドレ
イン領域（２１２）とゲート電極（２３）との間の多結
晶シリコン膜（２５）に設けた低濃度ドレイン領域（２
９）とを有する薄膜トランジスタ。 【効果】ゲートが下側に位置する薄膜トランジスタにお
いて、オフ電流を低減することができ、その結果、オン
／オフ電流比を増大することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の薄膜トラ
ンジスタ（ＴＦＴ）およびその製造方法に係り、特に、
スタティック ランダム アクセス メモリ（ＳＲＡＭ）
や液晶表示素子（ＬＣＤ：液晶表示パネル）等に使用す
るのに好適な薄膜トランジスタおよびその製造方法に関
する。
ンジスタ（ＴＦＴ）およびその製造方法に係り、特に、
スタティック ランダム アクセス メモリ（ＳＲＡＭ）
や液晶表示素子（ＬＣＤ：液晶表示パネル）等に使用す
るのに好適な薄膜トランジスタおよびその製造方法に関
する。
【０００２】
【従来の技術】一般に、広く用いられている半導体装置
の高集積ＳＲＡＭ素子において、負荷抵抗の代わりに用
いられるトランジスタとして、ゲートがチャネルに対し
て下側（基板側）に位置する薄膜トランジスタがある。
の高集積ＳＲＡＭ素子において、負荷抵抗の代わりに用
いられるトランジスタとして、ゲートがチャネルに対し
て下側（基板側）に位置する薄膜トランジスタがある。
【０００３】図３（Ａ）〜（Ｃ）は、このタイプの従来
の薄膜トランジスタの製造方法を示す工程断面図であ
る。
の薄膜トランジスタの製造方法を示す工程断面図であ
る。
【０００４】まず、図３（Ａ）に示すように、半導体シ
リコン基板１１上に層間絶縁膜としてシリコン酸化膜
（ＳＩＯ2膜）１２を形成し、その上に多結晶シリコン
膜を形成した後、ゲート配線（ゲート電極およびゲート
ライン）形成用のホトマスクを用いたホトエッチング工
程を行って多結晶シリコン膜によりゲート配線１３を形
成し、シリコン酸化膜１２およびゲート配線１３上に、
ゲート絶縁膜１４として高温でシリコン酸化膜（ＳＩＯ
2膜）を形成した後、その上にソースおよびドレインを
形成するための多結晶シリコン膜１５として、非晶質シ
リコンあるいは多結晶シリコン膜を形成し、このシリコ
ン膜の電気的特性改善のために、シリコンイオンを注入
した後、これによってさらに非晶質化されたシリコン膜
を一定の温度、例えば６００±５０℃の温度において５
時間以上アニールするか、レーザアニールして多結晶シ
リコン膜１５を形成し、しきい電圧を調整するためのイ
オンをこの多結晶シリコン膜１５内に注入する（１
６）。
リコン基板１１上に層間絶縁膜としてシリコン酸化膜
（ＳＩＯ2膜）１２を形成し、その上に多結晶シリコン
膜を形成した後、ゲート配線（ゲート電極およびゲート
ライン）形成用のホトマスクを用いたホトエッチング工
程を行って多結晶シリコン膜によりゲート配線１３を形
成し、シリコン酸化膜１２およびゲート配線１３上に、
ゲート絶縁膜１４として高温でシリコン酸化膜（ＳＩＯ
2膜）を形成した後、その上にソースおよびドレインを
形成するための多結晶シリコン膜１５として、非晶質シ
リコンあるいは多結晶シリコン膜を形成し、このシリコ
ン膜の電気的特性改善のために、シリコンイオンを注入
した後、これによってさらに非晶質化されたシリコン膜
を一定の温度、例えば６００±５０℃の温度において５
時間以上アニールするか、レーザアニールして多結晶シ
リコン膜１５を形成し、しきい電圧を調整するためのイ
オンをこの多結晶シリコン膜１５内に注入する（１
６）。
【０００５】次に、図３（Ｂ）に示すように、低濃度で
ドープされたドレイン（ＬＤＤ：ライトリー ドープト
ドレイン(Lightly Doped Drain)）を形成するために、
イオンを注入する部分をホトエッチング工程を行って除
去し、所定のパターンのホトレジスト膜１７を形成した
後、低濃度にイオンを注入して（１８）、低濃度ドレイ
ン領域１９を形成する。
ドープされたドレイン（ＬＤＤ：ライトリー ドープト
ドレイン(Lightly Doped Drain)）を形成するために、
イオンを注入する部分をホトエッチング工程を行って除
去し、所定のパターンのホトレジスト膜１７を形成した
後、低濃度にイオンを注入して（１８）、低濃度ドレイ
ン領域１９を形成する。
【０００６】次に、図３（Ｃ）に示すように、高濃度の
ソース／ドレイン領域を形成するため、その形成用ホト
マスクを用いたホトエッチング工程を行なう。すなわ
ち、後の高濃度ドープの際、低濃度ドレイン領域１９を
保護するパターンのホトレジスト膜１７′を形成した
後、イオンを注入して（１１０）高濃度ソース／ドレイ
ン領域１１１、１１２を形成して、ソース／ドレインお
よびゲートからなる薄膜トランジスタを製造する。
ソース／ドレイン領域を形成するため、その形成用ホト
マスクを用いたホトエッチング工程を行なう。すなわ
ち、後の高濃度ドープの際、低濃度ドレイン領域１９を
保護するパターンのホトレジスト膜１７′を形成した
後、イオンを注入して（１１０）高濃度ソース／ドレイ
ン領域１１１、１１２を形成して、ソース／ドレインお
よびゲートからなる薄膜トランジスタを製造する。
【０００７】
【発明が解決しようとする課題】しかし、上記のように
して製造した薄膜トランジスタでは、オフ電流をできる
だけ低く調節してオン／オフ電流比を高くすることが素
子の電気的特性を改善するための要件であるが、ＳＲＡ
Ｍや液晶表示素子を高集積化するために薄膜トランジス
タを微細化しようとすると、ゲート電極と一体のゲート
ラインの幅が狭くなり、ショートチャンネル効果により
オフ電流が増加する現象が生じる反面、オン電流の電流
量の変化はないので、結局、オン／オフ電流比が減少す
る結果をもたらし、電気的特性が良くないという問題が
ある。
して製造した薄膜トランジスタでは、オフ電流をできる
だけ低く調節してオン／オフ電流比を高くすることが素
子の電気的特性を改善するための要件であるが、ＳＲＡ
Ｍや液晶表示素子を高集積化するために薄膜トランジス
タを微細化しようとすると、ゲート電極と一体のゲート
ラインの幅が狭くなり、ショートチャンネル効果により
オフ電流が増加する現象が生じる反面、オン電流の電流
量の変化はないので、結局、オン／オフ電流比が減少す
る結果をもたらし、電気的特性が良くないという問題が
ある。
【０００８】本発明の目的は、ゲートが下側に位置する
薄膜トランジスタにおいて、オフ電流を低減することが
でき、その結果、オン／オフ電流比を増大することがで
きる薄膜トランジスタおよびその製造方法を提供するこ
とである。
薄膜トランジスタにおいて、オフ電流を低減することが
でき、その結果、オン／オフ電流比を増大することがで
きる薄膜トランジスタおよびその製造方法を提供するこ
とである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の薄膜トランジスタは、基板と、表面に粒
状の凹凸を有し、前記基板上に形成したゲート電極と、
前記ゲート電極を含む前記基板上に順次形成したゲート
絶縁膜および半導体膜と、前記半導体膜中の前記ゲート
電極の両側の部分に形成した導電性不純物導入領域から
なるソース／ドレイン領域とを具備することを特徴とす
る。
めに、本発明の薄膜トランジスタは、基板と、表面に粒
状の凹凸を有し、前記基板上に形成したゲート電極と、
前記ゲート電極を含む前記基板上に順次形成したゲート
絶縁膜および半導体膜と、前記半導体膜中の前記ゲート
電極の両側の部分に形成した導電性不純物導入領域から
なるソース／ドレイン領域とを具備することを特徴とす
る。
【００１０】また、前記ゲート電極は、導電膜とその上
の粒状の凹凸を有する導電膜の２層からなることを特徴
とする。
の粒状の凹凸を有する導電膜の２層からなることを特徴
とする。
【００１１】また、高不純物濃度の前記ソース／ドレイ
ン領域のうち、少なくともドレイン領域と前記ゲート電
極との間の前記半導体膜に低濃度導電性不純物導入領域
が形成されていることを特徴とする。
ン領域のうち、少なくともドレイン領域と前記ゲート電
極との間の前記半導体膜に低濃度導電性不純物導入領域
が形成されていることを特徴とする。
【００１２】また、前記基板がシリコンからなり、前記
ゲート電極が多結晶シリコンからなり、前記ゲート絶縁
膜がシリコン酸化膜からなることを特徴とする。
ゲート電極が多結晶シリコンからなり、前記ゲート絶縁
膜がシリコン酸化膜からなることを特徴とする。
【００１３】薄膜トランジスタの製造方法は、ゲート電
極がチャネルとなる半導体膜に対して基板側に位置する
薄膜トランジスタの製造方法において、基板上に、表面
に粒状の凹凸を有するゲート電極を形成する第１の工程
と、前記ゲート電極を形成した前記基板上にゲート絶縁
膜と半導体膜を順次形成する第２の工程と、前記ゲート
電極の両側の前記半導体膜に導電性不純物を導入してソ
ース／ドレイン領域を形成する第３の工程とを含んでな
る。
極がチャネルとなる半導体膜に対して基板側に位置する
薄膜トランジスタの製造方法において、基板上に、表面
に粒状の凹凸を有するゲート電極を形成する第１の工程
と、前記ゲート電極を形成した前記基板上にゲート絶縁
膜と半導体膜を順次形成する第２の工程と、前記ゲート
電極の両側の前記半導体膜に導電性不純物を導入してソ
ース／ドレイン領域を形成する第３の工程とを含んでな
る。
【００１４】また、導電膜と粒状の凹凸を有する導電膜
を順次形成して前記ゲート電極を形成することを特徴と
する。
を順次形成して前記ゲート電極を形成することを特徴と
する。
【００１５】また、前記第２の工程と、前記第３の工程
との間に、高不純物濃度の前記ソース／ドレイン領域の
うち、少なくともドレイン領域と前記ゲート電極との間
の前記半導体膜に、導電性不純物を低濃度に導入するこ
とを特徴とする。
との間に、高不純物濃度の前記ソース／ドレイン領域の
うち、少なくともドレイン領域と前記ゲート電極との間
の前記半導体膜に、導電性不純物を低濃度に導入するこ
とを特徴とする。
【００１６】また、前記基板がシリコンからなり、前記
ゲート電極が多結晶シリコンからなり、前記ゲート絶縁
膜がシリコン酸化膜からなることを特徴とする。
ゲート電極が多結晶シリコンからなり、前記ゲート絶縁
膜がシリコン酸化膜からなることを特徴とする。
【００１７】また、ゲート電極がチャネルとなる半導体
膜に対して基板側に位置する薄膜トランジスタの製造方
法において、基板上に絶縁膜を形成する工程と、前記絶
縁膜上に、表面に粒状の凹凸を有するゲート電極形成用
導電膜を形成する工程と、前記導電膜を選択的に除去し
てゲート電極を形成する工程と、前記ゲート電極を形成
した前記基板上にゲート絶縁膜と半導体膜を順次形成す
る第２の工程と、前記ゲート電極の両側または片側の前
記半導体膜に導電性不純物を低濃度に導入する工程と、
前記ゲート電極の両側の前記半導体膜に導電性不純物を
高濃度に導入してソース／ドレイン領域を形成する工程
とを含んでなることを特徴とする。
膜に対して基板側に位置する薄膜トランジスタの製造方
法において、基板上に絶縁膜を形成する工程と、前記絶
縁膜上に、表面に粒状の凹凸を有するゲート電極形成用
導電膜を形成する工程と、前記導電膜を選択的に除去し
てゲート電極を形成する工程と、前記ゲート電極を形成
した前記基板上にゲート絶縁膜と半導体膜を順次形成す
る第２の工程と、前記ゲート電極の両側または片側の前
記半導体膜に導電性不純物を低濃度に導入する工程と、
前記ゲート電極の両側の前記半導体膜に導電性不純物を
高濃度に導入してソース／ドレイン領域を形成する工程
とを含んでなることを特徴とする。
【００１８】また、前記ゲート電極形成用導電膜は、導
電性不純物をドープして多結晶シリコン膜を蒸着した
後、その上に半球形凹凸を有する多結晶シリコン膜を蒸
着することを特徴とする。
電性不純物をドープして多結晶シリコン膜を蒸着した
後、その上に半球形凹凸を有する多結晶シリコン膜を蒸
着することを特徴とする。
【００１９】また、前記ゲート電極形成用導電膜は、導
電性不純物をドープしないで多結晶シリコン膜を蒸着
し、導電性不純物をドープした後、その上に半球形凹凸
を有する多結晶シリコン膜を蒸着することを特徴とす
る。
電性不純物をドープしないで多結晶シリコン膜を蒸着
し、導電性不純物をドープした後、その上に半球形凹凸
を有する多結晶シリコン膜を蒸着することを特徴とす
る。
【００２０】また、前記ゲート電極形成用導電膜は、導
電性不純物をドープして非晶質シリコン膜を蒸着した
後、その上に同一の容器内で半球形凹凸を有する多結晶
シリコン膜を蒸着することを特徴とする。
電性不純物をドープして非晶質シリコン膜を蒸着した
後、その上に同一の容器内で半球形凹凸を有する多結晶
シリコン膜を蒸着することを特徴とする。
【００２１】また、前記半導体膜は、非晶質シリコン膜
を蒸着して形成することを特徴とする。
を蒸着して形成することを特徴とする。
【００２２】また、前記半導体膜は、非晶質シリコン膜
を蒸着した後、シリコンイオンを注入し、アニールして
形成することを特徴とする。
を蒸着した後、シリコンイオンを注入し、アニールして
形成することを特徴とする。
【００２３】また、前記半導体膜は、非晶質シリコン膜
を蒸着した後、シリコンイオンを注入し、アニールし、
その後、しきい値電圧調整用の不純物イオンを注入して
形成することを特徴とする。
を蒸着した後、シリコンイオンを注入し、アニールし、
その後、しきい値電圧調整用の不純物イオンを注入して
形成することを特徴とする。
【００２４】また、前記シリコンイオンを注入した後、
約６００±５０℃の温度で約５時間以上アニールまたは
レーザアニールして固相成長させて多結晶シリコン膜を
形成することを特徴とする。
約６００±５０℃の温度で約５時間以上アニールまたは
レーザアニールして固相成長させて多結晶シリコン膜を
形成することを特徴とする。
【００２５】さらに、前記ソース／ドレイン領域は、Ｐ
型不純物を導入して形成することを特徴とする。
型不純物を導入して形成することを特徴とする。
【００２６】
【作用】ゲートが下側（基板側）に位置する薄膜トラン
ジスタのゲート電極として、表面が粒状の凹凸を有する
導電膜で形成することにより、ゲートラインの表面積を
ほぼ２倍に増大させることができるので、オフ電流をほ
ぼ半分に低減できる効果があり、その結果、オン／オフ
電流比をほぼ２倍に増加させることができる。したがっ
て、半導体素子の高集積化に伴う微細化により、必然的
にゲートの幅が狭くなることによるショートチャンネル
効果によって、オフ電流が増加してオン／オフ電流比が
減少する問題を解決でき、半導体素子の電気的特性を改
善することができる。
ジスタのゲート電極として、表面が粒状の凹凸を有する
導電膜で形成することにより、ゲートラインの表面積を
ほぼ２倍に増大させることができるので、オフ電流をほ
ぼ半分に低減できる効果があり、その結果、オン／オフ
電流比をほぼ２倍に増加させることができる。したがっ
て、半導体素子の高集積化に伴う微細化により、必然的
にゲートの幅が狭くなることによるショートチャンネル
効果によって、オフ電流が増加してオン／オフ電流比が
減少する問題を解決でき、半導体素子の電気的特性を改
善することができる。
【００２７】
【実施例】以下、本発明の一実施例について説明する。
【００２８】まず、図１（Ａ）に示すように、半導体シ
リコン基板２１上に絶縁膜としてシリコン酸化膜（Ｓｉ
Ｏ2膜）２２を１０００Å以上の厚さに蒸着する。
リコン基板２１上に絶縁膜としてシリコン酸化膜（Ｓｉ
Ｏ2膜）２２を１０００Å以上の厚さに蒸着する。
【００２９】次いで、その上にゲート配線（ゲート電極
およびゲートライン）形成用の導電膜２３′を形成し、
その上に半球形粒状表面を有する多結晶シリコン膜２１
２を蒸着する。導電膜２３′としては、蒸着時にドープ
する多結晶シリコン膜あるいは非晶質シリコン膜を蒸着
するか、あるいは、ドープしない多結晶シリコン膜もし
くは非晶質シリコン膜を蒸着した後、イオン注入もしく
はＰＯＣｌ3を用いてドープする。なお、蒸着時にドー
プする多結晶シリコン膜もしくは非晶質シリコン膜を蒸
着した後、その上に同一の容器（チューブ）内におい
て、半球形粒状表面を有する多結晶シリコン膜２１２を
続けて蒸着してもよい。さらに、具体的な例を述べる
と、５８０〜６４０℃、０．２〜０．６ＴｏｒｒのＳｉ
Ｈ4ガス雰囲気の低圧ＣＶＤ装置を用いて、まず、非晶
質シリコン膜を４００〜１０００Åの厚さに蒸着し、そ
の後、０〜０．１Ｔｏｒｒ、５８０〜６４０℃の温度で
２０〜３０分間アニールして、半球形粒状膜を形成す
る。アニールプロセスにより、非晶質シリコン膜が半球
形粒状表面を有する多結晶シリコン膜に変化する。
およびゲートライン）形成用の導電膜２３′を形成し、
その上に半球形粒状表面を有する多結晶シリコン膜２１
２を蒸着する。導電膜２３′としては、蒸着時にドープ
する多結晶シリコン膜あるいは非晶質シリコン膜を蒸着
するか、あるいは、ドープしない多結晶シリコン膜もし
くは非晶質シリコン膜を蒸着した後、イオン注入もしく
はＰＯＣｌ3を用いてドープする。なお、蒸着時にドー
プする多結晶シリコン膜もしくは非晶質シリコン膜を蒸
着した後、その上に同一の容器（チューブ）内におい
て、半球形粒状表面を有する多結晶シリコン膜２１２を
続けて蒸着してもよい。さらに、具体的な例を述べる
と、５８０〜６４０℃、０．２〜０．６ＴｏｒｒのＳｉ
Ｈ4ガス雰囲気の低圧ＣＶＤ装置を用いて、まず、非晶
質シリコン膜を４００〜１０００Åの厚さに蒸着し、そ
の後、０〜０．１Ｔｏｒｒ、５８０〜６４０℃の温度で
２０〜３０分間アニールして、半球形粒状膜を形成す
る。アニールプロセスにより、非晶質シリコン膜が半球
形粒状表面を有する多結晶シリコン膜に変化する。
【００３０】このようにして、半球形粒状表面または凹
凸の表面を有する導電膜を形成する。
凸の表面を有する導電膜を形成する。
【００３１】次に、図１（Ｂ）に示すように、ゲート配
線パターニング用ホトマスクを用いてホトエッチング工
程を行ない、ゲート配線２３を所定のパターンに形成し
た後、その上にゲート絶縁膜２４として高温でシリコン
酸化膜（ＳｉＯ2膜）を形成する。次いで、その上にさ
らに多結晶シリコン膜を蒸着した後、この多結晶シリコ
ン膜の電気的特性の改善のため、シリコンイオンを注入
して、非晶質シリコンに格子構造を変化させた後、ほぼ
６００±５０℃以下の温度において５時間以上アニール
するか、レーザアニールして固相成長させ、非晶質シリ
コン膜を多結晶シリコン膜２５に変化させた後、しきい
値電圧（Ｖｔ）を調整するためのイオンを注入する（２
６）。
線パターニング用ホトマスクを用いてホトエッチング工
程を行ない、ゲート配線２３を所定のパターンに形成し
た後、その上にゲート絶縁膜２４として高温でシリコン
酸化膜（ＳｉＯ2膜）を形成する。次いで、その上にさ
らに多結晶シリコン膜を蒸着した後、この多結晶シリコ
ン膜の電気的特性の改善のため、シリコンイオンを注入
して、非晶質シリコンに格子構造を変化させた後、ほぼ
６００±５０℃以下の温度において５時間以上アニール
するか、レーザアニールして固相成長させ、非晶質シリ
コン膜を多結晶シリコン膜２５に変化させた後、しきい
値電圧（Ｖｔ）を調整するためのイオンを注入する（２
６）。
【００３２】次に、図２（Ｃ）に示すように、多結晶シ
リコン膜２５（図１（Ｂ））上にホトレジストを塗布し
た後、低濃度ドレイン領域（ＬＤＤ）形成用ホトマスク
を用いて露光および現像した後、所定の形状のホトレジ
スト膜２７を形成する。その後、Ｐ型不純物イオンを多
結晶シリコン膜２５（図１（Ｂ））に小量注入して（２
８）、低濃度にドープした低濃度ドレイン領域（ＬＤ
Ｄ）２９を形成する。
リコン膜２５（図１（Ｂ））上にホトレジストを塗布し
た後、低濃度ドレイン領域（ＬＤＤ）形成用ホトマスク
を用いて露光および現像した後、所定の形状のホトレジ
スト膜２７を形成する。その後、Ｐ型不純物イオンを多
結晶シリコン膜２５（図１（Ｂ））に小量注入して（２
８）、低濃度にドープした低濃度ドレイン領域（ＬＤ
Ｄ）２９を形成する。
【００３３】次に、ホトレジスト膜２７を除去した後、
図２（Ｄ）に示すように、さらにホトレジストを塗布し
て高濃度ソース／ドレイン形成用ホトマスクを用いて露
光および現像して、所定の形状のホトレジスト膜２７′
を形成した後、Ｐ型不純物イオンを多量に注入して（２
１０）、高濃度Ｐ型にドープされたソース／ドレイン領
域２１１、２１２を形成する。
図２（Ｄ）に示すように、さらにホトレジストを塗布し
て高濃度ソース／ドレイン形成用ホトマスクを用いて露
光および現像して、所定の形状のホトレジスト膜２７′
を形成した後、Ｐ型不純物イオンを多量に注入して（２
１０）、高濃度Ｐ型にドープされたソース／ドレイン領
域２１１、２１２を形成する。
【００３４】本実施例では、ゲートがチャネルに対して
下側（基板側）に位置する薄膜トランジスタのゲートの
形成時、多結晶シリコン膜２３′上に、表面が半球形粒
状の多結晶シリコン膜２１２をさらに蒸着することによ
り、ゲートラインの表面積をほぼ２倍に増大させること
ができるので、オフ電流をほぼ半分に低減することがで
きる効果があり、その結果、オン／オフ電流比をほぼ２
倍に増加させることができる。したがって、半導体素子
の高集積化に伴う微細化のため、必然的にゲートの幅が
狭くなることによるショートチャンネル効果により、オ
フ電流が増加してオン／オフ電流比が減少する問題を解
決することができ、半導体素子の電気的特性を改善でき
る。
下側（基板側）に位置する薄膜トランジスタのゲートの
形成時、多結晶シリコン膜２３′上に、表面が半球形粒
状の多結晶シリコン膜２１２をさらに蒸着することによ
り、ゲートラインの表面積をほぼ２倍に増大させること
ができるので、オフ電流をほぼ半分に低減することがで
きる効果があり、その結果、オン／オフ電流比をほぼ２
倍に増加させることができる。したがって、半導体素子
の高集積化に伴う微細化のため、必然的にゲートの幅が
狭くなることによるショートチャンネル効果により、オ
フ電流が増加してオン／オフ電流比が減少する問題を解
決することができ、半導体素子の電気的特性を改善でき
る。
【００３５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、ゲー
トとして多結晶シリコンを用いたが、これに限定され
ず、他の材料を用いてもよいことは言うまでもない。ま
た、上記実施例では、表面が半球形粒状等の凹凸の表面
を有するゲートを形成するのに、多結晶シリコン膜等か
らなる導電膜２３′を形成した後、その上に半球形粒状
表面を有する多結晶シリコン膜２１２を形成し、２層で
ゲートラインを構成したが、表面に半球形粒状等のでこ
ぼこを有する導電膜を１層で構成してもよい。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、ゲー
トとして多結晶シリコンを用いたが、これに限定され
ず、他の材料を用いてもよいことは言うまでもない。ま
た、上記実施例では、表面が半球形粒状等の凹凸の表面
を有するゲートを形成するのに、多結晶シリコン膜等か
らなる導電膜２３′を形成した後、その上に半球形粒状
表面を有する多結晶シリコン膜２１２を形成し、２層で
ゲートラインを構成したが、表面に半球形粒状等のでこ
ぼこを有する導電膜を１層で構成してもよい。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ゲートが下側（基板側）に位置する薄膜トランジスタの
ゲート電極として、表面が粒状の凹凸を有する導電膜で
形成することにより、ゲートラインの表面積をほぼ２倍
に増大させることができるので、オフ電流をほぼ半分に
低減できる効果があり、その結果、オン／オフ電流比を
ほぼ２倍に増加させることができる。したがって、半導
体素子の高集積化に伴う微細化により、必然的にゲート
の幅が狭くなることによるショートチャンネル効果によ
って、オフ電流が増加してオン／オフ電流比が減少する
問題を解決でき、半導体素子の電気的特性を改善するこ
とができる。
ゲートが下側（基板側）に位置する薄膜トランジスタの
ゲート電極として、表面が粒状の凹凸を有する導電膜で
形成することにより、ゲートラインの表面積をほぼ２倍
に増大させることができるので、オフ電流をほぼ半分に
低減できる効果があり、その結果、オン／オフ電流比を
ほぼ２倍に増加させることができる。したがって、半導
体素子の高集積化に伴う微細化により、必然的にゲート
の幅が狭くなることによるショートチャンネル効果によ
って、オフ電流が増加してオン／オフ電流比が減少する
問題を解決でき、半導体素子の電気的特性を改善するこ
とができる。
【図１】（Ａ）、（Ｂ）は本発明の一実施例の薄膜トラ
ンジスタの製造方法を示す工程断面図である。
ンジスタの製造方法を示す工程断面図である。
【図２】（Ｃ）、（Ｄ）は本発明の一実施例の薄膜トラ
ンジスタの製造方法を示す工程断面図である。
ンジスタの製造方法を示す工程断面図である。
【図３】（Ａ）〜（Ｃ）は従来の薄膜トランジスタの製
造方法の一例を示す工程断面図である。
造方法の一例を示す工程断面図である。
２１…シリコン基板、２２…シリコン酸化膜、２３′…
導電膜、２１２…半球形粒状表面を有する多結晶シリコ
ン膜、２３…ゲート配線（ゲート電極およびゲートライ
ン）、２４…ゲート絶縁膜、２５…多結晶シリコン膜、
２６…しきい値電圧（Ｖｔ）調整用イオン注入、２７…
ホトレジスト膜、２８…Ｐ型不純物イオン注入、２９…
低濃度ドレイン領域（ＬＤＤ）、２７′…ホトレジスト
膜、２１０…Ｐ型不純物イオン注入、２１１、２１２…
高濃度ソース／ドレイン領域。
導電膜、２１２…半球形粒状表面を有する多結晶シリコ
ン膜、２３…ゲート配線（ゲート電極およびゲートライ
ン）、２４…ゲート絶縁膜、２５…多結晶シリコン膜、
２６…しきい値電圧（Ｖｔ）調整用イオン注入、２７…
ホトレジスト膜、２８…Ｐ型不純物イオン注入、２９…
低濃度ドレイン領域（ＬＤＤ）、２７′…ホトレジスト
膜、２１０…Ｐ型不純物イオン注入、２１１、２１２…
高濃度ソース／ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨウンギィル チェオン 大韓民国 ノウオン−グ ジュンギェウ− ドン スィヨング−アパート 12−1204
Claims (17)
- 【請求項１】基板と、表面に粒状の凹凸を有し、前記基
板上に形成したゲート電極と、前記ゲート電極を含む前
記基板上に順次形成したゲート絶縁膜および半導体膜
と、前記半導体膜中の前記ゲート電極の両側の部分に形
成した導電性不純物導入領域からなるソース／ドレイン
領域とを具備することを特徴とする薄膜トランジスタ。 - 【請求項２】前記ゲート電極は、導電膜とその上の粒状
の凹凸を有する導電膜の２層からなることを特徴とする
請求項１記載の薄膜トランジスタ。 - 【請求項３】高不純物濃度の前記ソース／ドレイン領域
のうち、少なくともドレイン領域と前記ゲート電極との
間の前記半導体膜に低濃度導電性不純物導入領域が形成
されていることを特徴とする請求項１記載の薄膜トラン
ジスタ。 - 【請求項４】前記基板がシリコンからなり、前記ゲート
電極が多結晶シリコンからなり、前記ゲート絶縁膜がシ
リコン酸化膜からなることを特徴とする請求項１記載の
薄膜トランジスタ。 - 【請求項５】ゲート電極がチャネルとなる半導体膜に対
して基板側に位置する薄膜トランジスタの製造方法にお
いて、基板上に、表面に粒状の凹凸を有するゲート電極
を形成する第１の工程と、前記ゲート電極を形成した前
記基板上にゲート絶縁膜と半導体膜を順次形成する第２
の工程と、前記ゲート電極の両側の前記半導体膜に導電
性不純物を導入してソース／ドレイン領域を形成する第
３の工程とを含んでなる薄膜トランジスタの製造方法。 - 【請求項６】導電膜と粒状の凹凸を有する導電膜を順次
形成して前記ゲート電極を形成することを特徴とする請
求項５記載の薄膜トランジスタの製造方法。 - 【請求項７】前記第２の工程と、前記第３の工程との間
に、高不純物濃度の前記ソース／ドレイン領域のうち、
少なくともドレイン領域と前記ゲート電極との間の前記
半導体膜に、導電性不純物を低濃度に導入することを特
徴とする請求項５記載の薄膜トランジスタの製造方法。 - 【請求項８】前記基板がシリコンからなり、前記ゲート
電極が多結晶シリコンからなり、前記ゲート絶縁膜がシ
リコン酸化膜からなることを特徴とする請求項４記載の
薄膜トランジスタの製造方法。 - 【請求項９】ゲート電極がチャネルとなる半導体膜に対
して基板側に位置する薄膜トランジスタの製造方法にお
いて、基板上に絶縁膜を形成する工程と、前記絶縁膜上
に、表面に粒状の凹凸を有するゲート電極形成用導電膜
を形成する工程と、前記導電膜を選択的に除去してゲー
ト電極を形成する工程と、前記ゲート電極を形成した前
記基板上にゲート絶縁膜と半導体膜を順次形成する第２
の工程と、前記ゲート電極の両側または片側の前記半導
体膜に導電性不純物を低濃度に導入する工程と、前記ゲ
ート電極の両側の前記半導体膜に導電性不純物を高濃度
に導入してソース／ドレイン領域を形成する工程とを含
んでなることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項１０】前記ゲート電極形成用導電膜は、導電性
不純物をドープして多結晶シリコン膜を蒸着した後、そ
の上に半球形凹凸を有する多結晶シリコン膜を蒸着する
ことを特徴とする請求項９記載の薄膜トランジスタの製
造方法。 - 【請求項１１】前記ゲート電極形成用導電膜は、導電性
不純物をドープしないで多結晶シリコン膜を蒸着し、導
電性不純物をドープした後、その上に半球形凹凸を有す
る多結晶シリコン膜を蒸着することを特徴とする請求項
９記載の薄膜トランジスタの製造方法。 - 【請求項１２】前記ゲート電極形成用導電膜は、導電性
不純物をドープして非晶質シリコン膜を蒸着した後、そ
の上に同一の容器内で半球形凹凸を有する多結晶シリコ
ン膜を蒸着することを特徴とする請求項９記載の薄膜ト
ランジスタの製造方法。 - 【請求項１３】前記半導体膜は、非晶質シリコン膜を蒸
着して形成することを特徴とする請求項９記載の薄膜ト
ランジスタの製造方法。 - 【請求項１４】前記半導体膜は、非晶質シリコン膜を蒸
着した後、シリコンイオンを注入し、アニールして形成
することを特徴とする請求項９記載の薄膜トランジスタ
の製造方法。 - 【請求項１５】前記半導体膜は、非晶質シリコン膜を蒸
着した後、シリコンイオンを注入し、アニールし、その
後、しきい値電圧調整用の不純物イオンを注入して形成
することを特徴とする請求項９記載の薄膜トランジスタ
の製造方法。 - 【請求項１６】前記シリコンイオンを注入した後、約６
００±５０℃の温度で約５時間以上アニールまたはレー
ザアニールして固相成長させて多結晶シリコン膜を形成
することを特徴とする請求項１４または１５記載の薄膜
トランジスタの製造方法。 - 【請求項１７】前記ソース／ドレイン領域は、Ｐ型不純
物を導入して形成することを特徴とする請求項９記載の
薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-15378 | 1993-08-09 | ||
| KR1019930015378A KR970005945B1 (ko) | 1993-08-09 | 1993-08-09 | 반도체 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153956A true JPH07153956A (ja) | 1995-06-16 |
| JP2618199B2 JP2618199B2 (ja) | 1997-06-11 |
Family
ID=19360962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128657A Expired - Lifetime JP2618199B2 (ja) | 1993-08-09 | 1994-06-10 | 薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5459088A (ja) |
| JP (1) | JP2618199B2 (ja) |
| KR (1) | KR970005945B1 (ja) |
| DE (1) | DE4409366C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100569262B1 (ko) * | 1998-09-30 | 2006-07-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 제조방법 |
| JP2016187048A (ja) * | 2011-03-04 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| KR100362191B1 (ko) * | 1995-12-07 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의박막트랜지스터및그제조방법 |
| US5753543A (en) * | 1996-03-25 | 1998-05-19 | Micron Technology, Inc. | Method of forming a thin film transistor |
| KR100472855B1 (ko) * | 1997-06-23 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체소자의다결정실리콘박막제조방법 |
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