JPH06252401A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH06252401A JPH06252401A JP6018781A JP1878194A JPH06252401A JP H06252401 A JPH06252401 A JP H06252401A JP 6018781 A JP6018781 A JP 6018781A JP 1878194 A JP1878194 A JP 1878194A JP H06252401 A JPH06252401 A JP H06252401A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】
【目的】 本件発明は半導体デバイス、より詳細には金
属−絶縁体−半導体トランジスタ（ＭＩＳ）トランジス
タ構造、特に絶縁体が酸化物であるＭＯＳ形半導体デバ
イスの改良を提供することを目的とする。 【構成】 本件発明のＭＯＳトランジスタ（１００）の
ゲート電極において、トランジスタは薄膜ポリシリコン
基板（１０）又はバルク単結晶基板を有し、ゲートは一
対の隣接した領域（３２．１、３２．３）、即ちソース
（１１）近くの高濃度ドープゲート電極領域及びドレイ
ン（１３）近くの高濃度ドープゲート電極を有する。ト
ランジスタをオフにするため電圧が印加されたときにド
レイン近くに配置されたチャネル領域の一部中の電界を
減らすべく、ドレイン近くのゲート電極領域は非常に低
い濃度でドーピングされている。一方、適切な電圧が印
加されたときにはトランジスタをオンにするのに十分な
不純物ドーピングが、ソース近くのゲート電極領域中に
導入されている。
属−絶縁体−半導体トランジスタ（ＭＩＳ）トランジス
タ構造、特に絶縁体が酸化物であるＭＯＳ形半導体デバ
イスの改良を提供することを目的とする。 【構成】 本件発明のＭＯＳトランジスタ（１００）の
ゲート電極において、トランジスタは薄膜ポリシリコン
基板（１０）又はバルク単結晶基板を有し、ゲートは一
対の隣接した領域（３２．１、３２．３）、即ちソース
（１１）近くの高濃度ドープゲート電極領域及びドレイ
ン（１３）近くの高濃度ドープゲート電極を有する。ト
ランジスタをオフにするため電圧が印加されたときにド
レイン近くに配置されたチャネル領域の一部中の電界を
減らすべく、ドレイン近くのゲート電極領域は非常に低
い濃度でドーピングされている。一方、適切な電圧が印
加されたときにはトランジスタをオンにするのに十分な
不純物ドーピングが、ソース近くのゲート電極領域中に
導入されている。
Description
【０００１】
【本発明の背景】本発明は半導体デバイス、より具体的
には金属−絶縁体−半導体（ＭＩＳ）トランジスタ構
造、特に絶縁体が酸化物で、従ってトランジスタはＭＯ
Ｓ構造を有する半導体デバイスに係る。
には金属−絶縁体−半導体（ＭＩＳ）トランジスタ構
造、特に絶縁体が酸化物で、従ってトランジスタはＭＯ
Ｓ構造を有する半導体デバイスに係る。
【０００２】ＭＩＳトランジスタ構造はたとえばインバ
ータあるいはスタティック・ランダム・アクセスメモリ
（ＳＲＡＭ）中の負荷デバイスとして有用で、後者は一
対の交差結合インバータを含む。そのようなＭＩＳ構造
は単結晶バルク基板上に作製でき（“バルク”トランジ
スタ）、あるいはガラス又は石英のような誘電体基板上
に配置された多結晶半導体中に作製することができる
（“薄膜”トランジスタ即ちＴＦＴ）、ＭＩＳトランジ
スタ、特にＴＦＴのアレイはまた、液晶ピクセルのよう
な発光領域のアレイへのアクセス（制御）トランジスタ
としても有用である。
ータあるいはスタティック・ランダム・アクセスメモリ
（ＳＲＡＭ）中の負荷デバイスとして有用で、後者は一
対の交差結合インバータを含む。そのようなＭＩＳ構造
は単結晶バルク基板上に作製でき（“バルク”トランジ
スタ）、あるいはガラス又は石英のような誘電体基板上
に配置された多結晶半導体中に作製することができる
（“薄膜”トランジスタ即ちＴＦＴ）、ＭＩＳトランジ
スタ、特にＴＦＴのアレイはまた、液晶ピクセルのよう
な発光領域のアレイへのアクセス（制御）トランジスタ
としても有用である。
【０００３】ＭＩＳトランジスタの回路動作中生じる重
大な問題は、特に多結晶シリコン中に注入されたＭＩＳ
トランジスタにおいて、ドレイン領域近くの高電界から
生じる。これらの高電界は、多結晶薄膜トランジスタの
場合、望ましくない。なぜならば、電界は結晶粒界捕獲
準位を通した電界放射の機構により、望ましくない高Ｏ
ＦＦ電流を生じるからである。単結晶バルクトランジス
タの場合、これらの高電界は好ましくないホットキャリ
ヤを生じ、それはトランジスタを早く故障させる。ドレ
イン近くの高電界の効果を軽減するための一般的に用い
られている対策は、ゲート下からドレイン電極の実効的
端部を除くこと、すなわち後退距離により、ゲートの端
部とドレインの実効的端部を分離することによる。これ
らの技術は（バルクトランジスタの場合の）“低ドープ
ドレイン”及び（ＴＦＴの場合の）“ドレインオフセッ
ト”という名で知られている。これらの技術の欠点は、
それぞれ低ドープドレイン又はドレインオフセットによ
り導入された直列抵抗が加わったことによって、トラン
ジスタのオン状態におけるソース−ドレイン電流が好ま
しくないほど減少することである。
大な問題は、特に多結晶シリコン中に注入されたＭＩＳ
トランジスタにおいて、ドレイン領域近くの高電界から
生じる。これらの高電界は、多結晶薄膜トランジスタの
場合、望ましくない。なぜならば、電界は結晶粒界捕獲
準位を通した電界放射の機構により、望ましくない高Ｏ
ＦＦ電流を生じるからである。単結晶バルクトランジス
タの場合、これらの高電界は好ましくないホットキャリ
ヤを生じ、それはトランジスタを早く故障させる。ドレ
イン近くの高電界の効果を軽減するための一般的に用い
られている対策は、ゲート下からドレイン電極の実効的
端部を除くこと、すなわち後退距離により、ゲートの端
部とドレインの実効的端部を分離することによる。これ
らの技術は（バルクトランジスタの場合の）“低ドープ
ドレイン”及び（ＴＦＴの場合の）“ドレインオフセッ
ト”という名で知られている。これらの技術の欠点は、
それぞれ低ドープドレイン又はドレインオフセットによ
り導入された直列抵抗が加わったことによって、トラン
ジスタのオン状態におけるソース−ドレイン電流が好ま
しくないほど減少することである。
【０００４】
【本発明の概要】これまでの問題を軽減するために、Ｍ
ＩＳ（又はＭＯＳ）トランジスタ構造は、以下のものか
ら成る。 （ａ）半導体中にあり、半導体中に配置された長さＬの
中間領域により分離されたソース及びドレイン領域、
（ｂ）絶縁体上に配置され、本質的に第１及び第２の隣
接したゲート電極領域から成る多結晶半導体ゲート電極
層であって、第１のゲート電極領域は、ソース領域の端
部上の第１の位置から、第２のゲート電極領域の端部ま
で延び、第２のゲート電極領域は、ドレイン領域の端部
上の第２の領域まで延び、そして第２のゲート電極領域
は、第１のゲート電極領域より、１０又はそれ以上に等
しい係数Ｆだけ低い平均不純物ドーピング濃度を含む。
ＩＳ（又はＭＯＳ）トランジスタ構造は、以下のものか
ら成る。 （ａ）半導体中にあり、半導体中に配置された長さＬの
中間領域により分離されたソース及びドレイン領域、
（ｂ）絶縁体上に配置され、本質的に第１及び第２の隣
接したゲート電極領域から成る多結晶半導体ゲート電極
層であって、第１のゲート電極領域は、ソース領域の端
部上の第１の位置から、第２のゲート電極領域の端部ま
で延び、第２のゲート電極領域は、ドレイン領域の端部
上の第２の領域まで延び、そして第２のゲート電極領域
は、第１のゲート電極領域より、１０又はそれ以上に等
しい係数Ｆだけ低い平均不純物ドーピング濃度を含む。
【０００５】構造は更に、第１のゲート電極領域に直接
物理的に接触したゲート電極層を以下のように含んでも
有利である。第１の電圧ＶONがゲート電極層に印加され
た時、第１及び第２のゲート電極領域は、電荷蓄積状態
に入り、一方ソース領域の端部からドレイン領域の端部
まで延びる絶縁体との界面における半導体中には、導電
性チャネルが形成される（オン状態）ようにする。
物理的に接触したゲート電極層を以下のように含んでも
有利である。第１の電圧ＶONがゲート電極層に印加され
た時、第１及び第２のゲート電極領域は、電荷蓄積状態
に入り、一方ソース領域の端部からドレイン領域の端部
まで延びる絶縁体との界面における半導体中には、導電
性チャネルが形成される（オン状態）ようにする。
【０００６】第２の電圧ＶOFF がゲート電極層に印加さ
れた時、第１のゲート電極領域は導電状態のままで、第
２のゲート電極領域は空乏状態に入り、一方導電性チャ
ネルは消滅し（オフ状態）、ドレイン領域の端部付近の
ゲート領域下の半導体中の電界は、第２のゲート電極領
域が完全に空乏化することにより減少する。第２のゲー
ト電極領域がより低い平均不純物濃度を有するためであ
る。すなわち、第２のゲート電極領域は、トランジスタ
のオフ状態において、絶縁層のように振舞う。導電性チ
ャネルは単結晶バルクトランジスタ中の反転層になるこ
とができ、あるいは薄膜トランジスタ中でチャネル反転
層又は蓄積層になり得る。
れた時、第１のゲート電極領域は導電状態のままで、第
２のゲート電極領域は空乏状態に入り、一方導電性チャ
ネルは消滅し（オフ状態）、ドレイン領域の端部付近の
ゲート領域下の半導体中の電界は、第２のゲート電極領
域が完全に空乏化することにより減少する。第２のゲー
ト電極領域がより低い平均不純物濃度を有するためであ
る。すなわち、第２のゲート電極領域は、トランジスタ
のオフ状態において、絶縁層のように振舞う。導電性チ
ャネルは単結晶バルクトランジスタ中の反転層になるこ
とができ、あるいは薄膜トランジスタ中でチャネル反転
層又は蓄積層になり得る。
【０００７】また、ゲート電極層はソース及びドレイン
領域と本質的に位置合せされ、それによりゲート電極層
はほぼＬに等しい長さを有する。また、ゲート電極層が
多結晶シリコンから成ることも利点である。また、第２
のゲート電極領域は、１立方センチメートル当り１０17
かそれ以下の平均不純物濃度を有すると有利である。
領域と本質的に位置合せされ、それによりゲート電極層
はほぼＬに等しい長さを有する。また、ゲート電極層が
多結晶シリコンから成ることも利点である。また、第２
のゲート電極領域は、１立方センチメートル当り１０17
かそれ以下の平均不純物濃度を有すると有利である。
【０００８】ここで用いるように、“不純物ドーピング
濃度”というのは、補償型のドーパント原子及び他の補
償欠陥の濃度以上に、意図的に導入された不純物原子の
過剰の濃度を指す。当業者には周知のように、補償欠陥
は、ＴＦＴのような半導体デバイス中には、一般的に存
在する。
濃度”というのは、補償型のドーパント原子及び他の補
償欠陥の濃度以上に、意図的に導入された不純物原子の
過剰の濃度を指す。当業者には周知のように、補償欠陥
は、ＴＦＴのような半導体デバイス中には、一般的に存
在する。
【０００９】第１のゲート電極領域は、１立方センチメ
ートル当り少なくとも約１０18に等しい平均不純物濃度
を有すると有利である。また、絶縁体が二酸化シリコン
であると有利である。更に、使用手段がたとえば構造の
ドレイン領域に結合されると有利である。たとえば、ｄ
ｃ電圧源がソース領域に結合されると有利である。更
に、係数Ｆが１０より大、好ましくは１００以上である
と有利である。
ートル当り少なくとも約１０18に等しい平均不純物濃度
を有すると有利である。また、絶縁体が二酸化シリコン
であると有利である。更に、使用手段がたとえば構造の
ドレイン領域に結合されると有利である。たとえば、ｄ
ｃ電圧源がソース領域に結合されると有利である。更
に、係数Ｆが１０より大、好ましくは１００以上である
と有利である。
【００１０】本発明の理論を理解することは、本発明の
トランジスタ構造の動作に成功する上で本質的ではない
が、たとえばトランジスタをオフにするために、電圧Ｖ
OFFがゲート接触層に印加された時、ドレイン領域付近
の電界が減少することにより、本発明では好ましくない
漏れ電流が減少すると信じられる。この減少は（上の）
第２のゲート電極領域中の低不純物ドーピング濃度によ
り実現される。すなわち、濃度はＶOFF が印加された
時、第２のゲート電極領域中に、電荷空乏を生じさせる
のに十分な低さである。一方、第１の電極領域中の不純
物ドーピング濃度は、ＶOFF が印加された時、この領域
が導電状態になるのに十分な高さである。更に、トラン
ジスタをオンにするために、ゲート接触層に電圧ＶONが
印加された時、電荷蓄積状態は、第１及び第２のゲート
電極を貫いて、短時間で広がり、第２のゲート電極領域
下の部分を含む下の半導体中に、荷電チャネルが同時に
形成されることにより促進される。このように、ソース
−ドレイン方向の不均一なゲート−電極ドーピング分布
により、トランジスタ構造のオン電流を減少することな
く、好ましくない漏れ電流は減少する。
トランジスタ構造の動作に成功する上で本質的ではない
が、たとえばトランジスタをオフにするために、電圧Ｖ
OFFがゲート接触層に印加された時、ドレイン領域付近
の電界が減少することにより、本発明では好ましくない
漏れ電流が減少すると信じられる。この減少は（上の）
第２のゲート電極領域中の低不純物ドーピング濃度によ
り実現される。すなわち、濃度はＶOFF が印加された
時、第２のゲート電極領域中に、電荷空乏を生じさせる
のに十分な低さである。一方、第１の電極領域中の不純
物ドーピング濃度は、ＶOFF が印加された時、この領域
が導電状態になるのに十分な高さである。更に、トラン
ジスタをオンにするために、ゲート接触層に電圧ＶONが
印加された時、電荷蓄積状態は、第１及び第２のゲート
電極を貫いて、短時間で広がり、第２のゲート電極領域
下の部分を含む下の半導体中に、荷電チャネルが同時に
形成されることにより促進される。このように、ソース
−ドレイン方向の不均一なゲート−電極ドーピング分布
により、トランジスタ構造のオン電流を減少することな
く、好ましくない漏れ電流は減少する。
【００１１】
【詳細な記述】図１を参照すると、ＭＩＳ薄膜トランジ
スタ構造１００は典型的な場合＋３．３ボルトに等しい
電圧源ＶSOURCEに結合されたソース電極３１及び典型的
な場合、論理回路又はｎ−チャネル・アクセストランジ
スタを介したＳＲＡＭアレイのビットライン、又は液晶
層のごとき発光層の領域のような使用手段４３に結合さ
れたドレイン電極３３を有する。
スタ構造１００は典型的な場合＋３．３ボルトに等しい
電圧源ＶSOURCEに結合されたソース電極３１及び典型的
な場合、論理回路又はｎ−チャネル・アクセストランジ
スタを介したＳＲＡＭアレイのビットライン、又は液晶
層のごとき発光層の領域のような使用手段４３に結合さ
れたドレイン電極３３を有する。
【００１２】構造１００は典型的な場合、二酸化シリコ
ン、ガラス又は石英である絶縁性基板１０上に形成され
る。基板１０の主表面上に、３つのｐ形伝導薄膜領域：
高濃度不純物ドープｐ+ソース１１及びドレイン薄膜領
域１３、反転低ドープｐ-薄膜領域１２を含む半導体薄
膜が配置されている。あるいは、薄膜領域１２はアンド
ープか低濃度ドープ（ｎ-） 伝導形にできる。ここで用
いるように、“高濃度”ドープというのは、１立方セン
チメートル当り少なくとも約１×１０18（１Ｅ１８）を
指し、“低濃度”ドープというのは、１立方センチメー
トル当り約１×１０17（１Ｅ１７）不純物を越えないこ
とを指す。半導体薄膜領域１１及び１３は典型的な場
合、多結晶シリコンである。
ン、ガラス又は石英である絶縁性基板１０上に形成され
る。基板１０の主表面上に、３つのｐ形伝導薄膜領域：
高濃度不純物ドープｐ+ソース１１及びドレイン薄膜領
域１３、反転低ドープｐ-薄膜領域１２を含む半導体薄
膜が配置されている。あるいは、薄膜領域１２はアンド
ープか低濃度ドープ（ｎ-） 伝導形にできる。ここで用
いるように、“高濃度”ドープというのは、１立方セン
チメートル当り少なくとも約１×１０18（１Ｅ１８）を
指し、“低濃度”ドープというのは、１立方センチメー
トル当り約１×１０17（１Ｅ１７）不純物を越えないこ
とを指す。半導体薄膜領域１１及び１３は典型的な場
合、多結晶シリコンである。
【００１３】半導体薄膜領域１２の主表面上には、ソー
ス及びドレイン領域１１及び１３の主表面の各部分上に
延びるゲート絶縁層２２が配置されている。ソース絶縁
層２１はソース領域１１及びソース電極３１間に配置さ
れ、ドレイン絶縁層２３は薄膜ドレイン領域１３及びド
レイン電極３３間に配置されている。ソース及びドレイ
ン絶縁層２１又は２３は、それぞれ下のソース及びドレ
イン薄膜領域１１及び１３を不活性化するのに有用であ
る。
ス及びドレイン領域１１及び１３の主表面の各部分上に
延びるゲート絶縁層２２が配置されている。ソース絶縁
層２１はソース領域１１及びソース電極３１間に配置さ
れ、ドレイン絶縁層２３は薄膜ドレイン領域１３及びド
レイン電極３３間に配置されている。ソース及びドレイ
ン絶縁層２１又は２３は、それぞれ下のソース及びドレ
イン薄膜領域１１及び１３を不活性化するのに有用であ
る。
【００１４】ゲート絶縁層２２の主表面上には、それぞ
れ長さＬ１及びＬ２を有する２つのゲート電極領域３
２．１及び３２．３を有する半導体ゲート電極層が配置
されている。典型的な場合、Ｌ１及びＬ２はともに約
０．４μｍに等しいか、それより大きい。ゲート電極領
域３２．１の左端は、ソース領域１１の右端と位置合せ
され、ゲート電極領域３２．３の右端は、ドレイン領域
１３の左端と位置合せされている。
れ長さＬ１及びＬ２を有する２つのゲート電極領域３
２．１及び３２．３を有する半導体ゲート電極層が配置
されている。典型的な場合、Ｌ１及びＬ２はともに約
０．４μｍに等しいか、それより大きい。ゲート電極領
域３２．１の左端は、ソース領域１１の右端と位置合せ
され、ゲート電極領域３２．３の右端は、ドレイン領域
１３の左端と位置合せされている。
【００１５】ゲート電極領域３２．１（すなわちソース
領域１１に近いゲート電極領域）中のドナ不純物の正味
の濃度は、典型的な場合１立方センチメートル当り約１
Ｅ１８ないし１Ｅ２１の範囲、望ましくは少なくとも約
１Ｅ１９である。ゲート電極領域３２．３（すなわちド
レイン１３近く）中のドナ不純物の正味の濃度は、典型
的な場合約１Ｅ１４ないし１Ｅ１７、望ましくは少なく
とも約１Ｅ１６に等しいかそれ以下である。ゲート電極
層４２は典型的な場合アルミニウムで、典型的な場合約
＋３．３ボルトに等しいゲート電圧ＶG を印加すると、
トランジスタ構造１００をオフにし、ＶSOURCEを＋３．
３ボルトに保ったまま約０．０ボルト（接地）を印加す
ると、オンにすることができる。
領域１１に近いゲート電極領域）中のドナ不純物の正味
の濃度は、典型的な場合１立方センチメートル当り約１
Ｅ１８ないし１Ｅ２１の範囲、望ましくは少なくとも約
１Ｅ１９である。ゲート電極領域３２．３（すなわちド
レイン１３近く）中のドナ不純物の正味の濃度は、典型
的な場合約１Ｅ１４ないし１Ｅ１７、望ましくは少なく
とも約１Ｅ１６に等しいかそれ以下である。ゲート電極
層４２は典型的な場合アルミニウムで、典型的な場合約
＋３．３ボルトに等しいゲート電圧ＶG を印加すると、
トランジスタ構造１００をオフにし、ＶSOURCEを＋３．
３ボルトに保ったまま約０．０ボルト（接地）を印加す
ると、オンにすることができる。
【００１６】一例として、トランジスタ構造１００を作
製するために、典型的な場合約５００℃ないし５５０℃
の範囲の温度で、絶縁性基板１０の最上部表面のあらゆ
る所に、一様な厚さのアモルファスシリコン薄膜を堆積
させ、好ましくは典型的な場合約６００℃ないし６５０
℃の範囲の温度で、約２０ｈアニール処理する。（アニ
ールにより、約０．５μｍないし１．５μｍの範囲の粒
径を有する多結晶シリコンが生成する。）次に、約８０
０℃より低い温度で、標準的な化学気相堆積のような方
法により、その時露出している多結晶シリコン薄膜基板
の最上部表面上に、二酸化シリコン（ゲート絶縁）層を
堆積させる。ポリシリコン電極層は二酸化シリコン層上
のあらゆる所に堆積させ、１立方センチメートル当り１
Ｅ１７を越えない正味のドナ不純物濃度まで、ヒ素又は
リンのようなドナ不純物を注入する。次に、パターン形
成されたレジストマスクを、ポリシリコン電極の最上部
表面上に形成する。マスクは第１のゲート電極領域３
２．１が配置される所の上の領域中にのみ配置された開
孔を有する。次に、更にドナ不純物イオンが、このよう
にマスクされたゲート電極中に注入され、それにより第
１のゲート電極領域は、１立方センチメートル当り１Ｅ
１９オーダーの正味のドナ不純物濃度を得る。
製するために、典型的な場合約５００℃ないし５５０℃
の範囲の温度で、絶縁性基板１０の最上部表面のあらゆ
る所に、一様な厚さのアモルファスシリコン薄膜を堆積
させ、好ましくは典型的な場合約６００℃ないし６５０
℃の範囲の温度で、約２０ｈアニール処理する。（アニ
ールにより、約０．５μｍないし１．５μｍの範囲の粒
径を有する多結晶シリコンが生成する。）次に、約８０
０℃より低い温度で、標準的な化学気相堆積のような方
法により、その時露出している多結晶シリコン薄膜基板
の最上部表面上に、二酸化シリコン（ゲート絶縁）層を
堆積させる。ポリシリコン電極層は二酸化シリコン層上
のあらゆる所に堆積させ、１立方センチメートル当り１
Ｅ１７を越えない正味のドナ不純物濃度まで、ヒ素又は
リンのようなドナ不純物を注入する。次に、パターン形
成されたレジストマスクを、ポリシリコン電極の最上部
表面上に形成する。マスクは第１のゲート電極領域３
２．１が配置される所の上の領域中にのみ配置された開
孔を有する。次に、更にドナ不純物イオンが、このよう
にマスクされたゲート電極中に注入され、それにより第
１のゲート電極領域は、１立方センチメートル当り１Ｅ
１９オーダーの正味のドナ不純物濃度を得る。
【００１７】次に、レジストマスクが除去（“剥離”）
される。次に、もう１つの適切にパターン形成されたレ
ジストマスク及びエッチングによりゲート電極が規定さ
れ形成される。この適切にパターン形成されたレジスト
マスクをその位置に保ったまま、薄膜基板の最上部表面
の露出された部分中にホウ素のようなアクセプタ不純物
が注入され、それによってこの基板中に自己整合ソース
及びドレイン領域が形成される。次に、レジストで更に
マスクし、続いてエッチングを行うことにより、薄膜多
結晶基板の物理的な基板が規定され描画される。次に、
レジストを除去した後、約８００℃より下の温度で、化
学気相堆積により、最上部表面のあらゆる所に、第２の
二酸化シリコン層を堆積させる。この第２の二酸化シリ
コン層は、次にレジストによるマスクと続くエッチング
でパターン形成され、それによってその中に電極開孔が
形成される。レジストは除去され、典型的な場合、アル
ミニウムの蒸着又はスパッタリングとそれに続くアルミ
ニウムのリソグラフィによるパターン形成によって、ソ
ース及びゲート電極が形成される。
される。次に、もう１つの適切にパターン形成されたレ
ジストマスク及びエッチングによりゲート電極が規定さ
れ形成される。この適切にパターン形成されたレジスト
マスクをその位置に保ったまま、薄膜基板の最上部表面
の露出された部分中にホウ素のようなアクセプタ不純物
が注入され、それによってこの基板中に自己整合ソース
及びドレイン領域が形成される。次に、レジストで更に
マスクし、続いてエッチングを行うことにより、薄膜多
結晶基板の物理的な基板が規定され描画される。次に、
レジストを除去した後、約８００℃より下の温度で、化
学気相堆積により、最上部表面のあらゆる所に、第２の
二酸化シリコン層を堆積させる。この第２の二酸化シリ
コン層は、次にレジストによるマスクと続くエッチング
でパターン形成され、それによってその中に電極開孔が
形成される。レジストは除去され、典型的な場合、アル
ミニウムの蒸着又はスパッタリングとそれに続くアルミ
ニウムのリソグラフィによるパターン形成によって、ソ
ース及びゲート電極が形成される。
【００１８】本発明について、具体的な実施例に関して
詳細に述べてきたが、本発明の視点を離れることなく、
各種の修正ができる。たとえば、ｐ形伝導形半導体はｎ
形で置きかえることができ、同時に、ドナ不純物はゲー
ト電極領域３２．１及び３２．３中で、アクセプタ不純
物で置きかえられる。更に、薄膜構造１００の代りに、
本発明のトランジスタ構造は、単結晶半導体基板中に形
成することができる。その場合、Ｌ２は典型的な場合、
０．０５μｍないし０．１０μｍといったより小さな値
に置きかえることができる。二酸化シリコンの代りに、
シリコン窒化物、シリコンオキシナイトライド又はそれ
らの組合せを、ゲート絶縁層２２として使用できる。最
後に、多結晶シリコンの代りに、アモルファスシリコン
を（アニールを省くことにより）薄膜領域１１、１２及
び１３に使用することができる。
詳細に述べてきたが、本発明の視点を離れることなく、
各種の修正ができる。たとえば、ｐ形伝導形半導体はｎ
形で置きかえることができ、同時に、ドナ不純物はゲー
ト電極領域３２．１及び３２．３中で、アクセプタ不純
物で置きかえられる。更に、薄膜構造１００の代りに、
本発明のトランジスタ構造は、単結晶半導体基板中に形
成することができる。その場合、Ｌ２は典型的な場合、
０．０５μｍないし０．１０μｍといったより小さな値
に置きかえることができる。二酸化シリコンの代りに、
シリコン窒化物、シリコンオキシナイトライド又はそれ
らの組合せを、ゲート絶縁層２２として使用できる。最
後に、多結晶シリコンの代りに、アモルファスシリコン
を（アニールを省くことにより）薄膜領域１１、１２及
び１３に使用することができる。
【図１】本発明の具体的な実施例に従う電気回路接続を
有するトランジスタ構造の断面立面図を示す。
有するトランジスタ構造の断面立面図を示す。
１０ 基板 １１ ソース、ソース領域、領域 １２ 薄膜領域 １３ ドレイン薄膜領域、領域 ２１ ソース絶縁層 ２２ ゲート絶縁層 ２３ ドレイン絶縁層 ３１ ソース電極 ３２．１、３２．３ ゲート電極領域 ３３ ドレイン電極 ４２ ゲート電極層 ４３ 使用手段 １００ トランジスタ構造、構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナディア リフシッツ アメリカ合衆国 08807 ニュージャーシ ィ，ブリッジウォーター，ペイペン ロー ド 907 (72)発明者 サージ ルリイ アメリカ合衆国 08807 ニュージャーシ ィ，ブリッジウォーター，ペイペン ロー ド 907
Claims (6)
- 【請求項１】 （ａ）半導体中に配置され、半導体中に
位置する長さＬの中間領域により分離されたソース及び
ドレイン領域、 （ｂ）絶縁体上に配置され、本質的に第１及び第２の隣
接したゲート電極領域を含む多結晶半導体ゲート電極
層、 を含み、 第１のゲート電極領域は第１の平均不純物ドーピング濃
度を有し、ソース領域の端部上の第１の領域から、第２
のゲート電極領域の端部まで延び、 第２のゲート電極領域は第２の平均不純物ドーピング濃
度を有し、ドレイン領域の端部上の第２の領域まで延
び、 第２の平均不純物ドーピング濃度に対する第１のそれの
比は、少なくとも１０に等しく、第１のゲート電極はソ
ース領域とは相対する伝導形を有する半導体トランジス
タ構造。 - 【請求項２】 請求項１に記載の半導体トランジスタ構
造において、第１のゲート電極領域に直接物理的に接触
するゲート電極層（４２）が更に含まれ、 それによって、ゲート電極層に第１の電圧が印加された
時、第１及び第２のゲート電極領域の両方が電荷蓄積状
態に入り、一方ソース領域の端部からドレイン領域の端
部まで延びる絶縁体との界面における半導体中に、導電
性チャネルが形成され、 ゲート電極層に第２の電圧が印加された時、第１のゲー
ト電極領域は導電状態に入り、第２のゲート電極領域は
空乏状態のままで、一方導電性チャネルは消滅し、第２
のゲート電極領域下で、ドレイン領域の端部に近い半導
体中の電界は、第２のゲート電極領域が空乏化すること
により減少することを特徴とする半導体トランジスタ構
造。 - 【請求項３】 請求項２に記載の半導体トランジスタ構
造において、ゲート電極層は本質的にソース及びドレイ
ン領域の端部と位置合せされ、それによってゲート電極
層はほぼＬに等しい長さを有することを特徴とする半導
体トランジスタ構造。 - 【請求項４】 請求項３に記載の半導体トランジスタ構
造において、比は約１００より大きいことを特徴とする
半導体トランジスタ構造。 - 【請求項５】 請求項１に記載の半導体トランジスタ構
造において、第１のゲート電極領域は１立方センチメー
トル当り少なくとも約１０19である平均不純物ドーピン
グ濃度を有することを特徴とする半導体トランジスタ構
造。 - 【請求項６】 請求項５に記載の半導体トランジスタ構
造において、第２のゲート電極領域は１立方センチメー
トル当り少なくとも約１０17に等しいかそれより少ない
平均不純物ドーピング濃度を有することを特徴とする半
導体トランジスタ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1848493A | 1993-02-16 | 1993-02-16 | |
| US018484 | 1993-02-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252401A true JPH06252401A (ja) | 1994-09-09 |
Family
ID=21788163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018781A Pending JPH06252401A (ja) | 1993-02-16 | 1994-02-16 | Ｍｏｓトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5550397A (ja) |
| EP (1) | EP0612111A1 (ja) |
| JP (1) | JPH06252401A (ja) |
| KR (1) | KR100305665B1 (ja) |
| TW (1) | TW273039B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
| US6418318B1 (en) | 1995-12-12 | 2002-07-09 | At&T Wireless Services, Inc. | Method for selecting a preferable wireless communications service provider in a multi-service provider environment |
| US5801411A (en) * | 1996-01-11 | 1998-09-01 | Dallas Semiconductor Corp. | Integrated capacitor with reduced voltage/temperature drift |
| JP3606991B2 (ja) * | 1996-02-20 | 2005-01-05 | 株式会社半導体エネルギー研究所 | 被膜作製方法 |
| JPH09293793A (ja) * | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW548686B (en) * | 1996-07-11 | 2003-08-21 | Semiconductor Energy Lab | CMOS semiconductor device and apparatus using the same |
| US5953596A (en) | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
| US6060749A (en) * | 1998-04-23 | 2000-05-09 | Texas Instruments - Acer Incorporated | Ultra-short channel elevated S/D MOSFETS formed on an ultra-thin SOI substrate |
| US6188897B1 (en) | 1998-08-17 | 2001-02-13 | At&T Wireless Svcs. Inc. | Mobile station roaming in a multiple service provider area |
| US6204521B1 (en) * | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
| US6136656A (en) * | 1998-10-22 | 2000-10-24 | International Business Machines Corporation | Method to create a depleted poly MOSFET |
| US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| KR100374551B1 (ko) * | 2000-01-27 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
| WO2007001316A2 (en) * | 2004-07-08 | 2007-01-04 | Semisouth Laboratories, Inc. | Monolithic vertical junction field effect transistor and schottky barrier diode fabricated from silicon carbide and method for fabricating the same |
| FR2894386B1 (fr) * | 2005-12-06 | 2008-02-29 | Commissariat Energie Atomique | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
| EP2309544B1 (en) * | 2009-10-06 | 2019-06-12 | IMEC vzw | Tunnel field effect transistor with improved subthreshold swing |
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Family Cites Families (5)
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|---|---|---|---|---|
| JPS5145438B1 (ja) * | 1971-06-25 | 1976-12-03 | ||
| US4862237A (en) * | 1983-01-10 | 1989-08-29 | Seiko Epson Corporation | Solid state image sensor |
| JPS6038878A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPH0227772A (ja) * | 1988-07-15 | 1990-01-30 | Sony Corp | 電界効果型薄膜トランジスタ |
| EP0487022B1 (en) * | 1990-11-23 | 1997-04-23 | Texas Instruments Incorporated | A method of simultaneously fabricating an insulated gate-field-effect transistor and a bipolar transistor |
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1993
- 1993-05-04 TW TW082103475A patent/TW273039B/zh not_active IP Right Cessation
-
1994
- 1994-01-06 KR KR1019940000140A patent/KR100305665B1/ko not_active IP Right Cessation
- 1994-02-09 EP EP94300929A patent/EP0612111A1/en not_active Withdrawn
- 1994-02-16 JP JP6018781A patent/JPH06252401A/ja active Pending
- 1994-09-01 US US08/299,855 patent/US5550397A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0612111A1 (en) | 1994-08-24 |
| TW273039B (ja) | 1996-03-21 |
| KR100305665B1 (ko) | 2001-12-15 |
| US5550397A (en) | 1996-08-27 |
| KR940020576A (ko) | 1994-09-16 |
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