KR100199064B1 - 박막 트랜지스터 제조방법 - Google Patents

박막 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 제조방법으로서, 자기 정렬형 탑 게이트 구조의 박막 트랜지스터를 제조함에 있어서, 자기정렬형 엘디디 및 오프셋 영역을 가지도록, 다결정 실리콘 등을 이용한 게이트 도전층을 형성한 후, 게이트 도전층의 표면에 실리사이드층을 형성하여 소오스 영역 및 드레인 영역을 형성시키고, 실리사이드층을 제거한 후, 엘디디 영역 및 오프셋 영역을 형성하는 박막트랜지스터 제조방법으로서, 소자간의 균일성 및 재현성이 우수하다.

Description

박막트랜지스터 제조방법

제1도는 종래의 일반적인 박막트랜지스터의 구조를 나타낸 단면도.

제2도는 박막트랜지스터의 게이트 - 소오스 전압에 대한 드레인 전류의 변화를 나타낸 특성도.

제3도는 종래의 박막 트랜지스터 제조방법의 각 단계를 나타낸 단면도.

제4도는 본 발명의 박막 트랜지스터 제조방법의 각 단계를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 12a : 채널영역 2a, 17a, 37a : 소오스 영역

2b, 17b, 37b : 드레인 영역 3, 13, 33 : 게이트 절연층

4, 14, 34a : 게이트 전극 5, 18, 39 : 층간 절연층

6 : 콘택 전극 7, 11, 31 : 기판

12, 32 : 활성층 15, 38 : 엘디디 영역

16 : 마스킹용 절연층 19a, 19b : 콘택 홀

20a, 40a : 소오스 전극 20b, 40b : 드레인 전극

34 : 게이트 도전층 35 : 금속층

36 : 실리사이드층

본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히 누설전류를 감소시키는 엘디디(LDD : Lightly Doped Drain) 구조 및 오프셋(offset) 구조의 형성 방법을 개선하여 액티브 매트릭스 액정표시장치에 있어서 픽셀 스위치소자로서의 성능을 향상시키기에 적당하도록 한 박막트랜지스터 제조방법에 관하 것이다.

박막 트랜지스터는 박막트랜지스터-액정표시소자의 픽셀 스위치 소자로서 사용되거나, 에스램(SRAM)의 셀에 있어서, 부하 모스 트랜지스터로 사용된다.

일반적으로 다결정실리콘 박막트랜지스터는 소오스/드레인 영역의 도핑된 반도체층을 게이트전극에 대하여 자기 정렬된(self-aligned) 탑 게이트(top gate) 구조를 가진다.

제1도는 종래의 기술에 따른 탑 게이트 형 박막 트랜지스터의 단면도를 나타낸 것이다.

제1도에 따르면 게이트전극(4)의 형성 이후에 게이트전극(4)을 마스크로 하여 불순물 이온들(p-도전형 이온들 또는 n-도전형 이온들)을 주입하여 소오스영역(2a)과 드레인영역(2b)의 기능을 하는 고농도의 불순물 영역들(p+ 도전형 또는 n+ 도전형)을 형성하기 때문에, 고농도의 불순물 영역들을 형성할시 별도의 이온주입용 마스크가 필요 없다.

이와같이, 게이트전극(4)에 의해 소오스영역(2a)과 드레인영역(2b)용 고농도 불순물영역들의 위치가 자동으로 결정되기 때문에, 이 탑 게이트형 박막 트랜지스터의 구조는 자기 정렬된 구조라 불리운다.

이러한 자기 정렬된 구조는 박막 트랜지스터의 제조시 불순물영역들을 형성하기 위한 공정시 별도의 마스크가 요구되지 않으므로 공정이 단순화되고, 게이트와 소오스/드레인 사이의 중첩기생용량(overlap capatance)이 다른 구조에 비하여 작은 장점을 갖는다.

제1도에서, 미설명 부호 1은 채널영역, 3은 게이트 절연층, 5는 층간 절연층, 6은 콘택 전극, 7은 기판을 지시한다.

여기서, 채널 영역(1)과 소오스 영역(2a) 및 드레인영역(2b)은 활성층(8)내에 형성되며, 이 활성층(8)의 물질은 일반적으로 다결정실리콘(polysilicon)이 사용된다.

제2도는 게이트-소오스 전압에 대한 드레인 전류 특성을 도시한 특성도이다. 실선의 특성곡선은 일반적인 다결정실리콘 박막 트랜지스터의 전형적인 특성을 도시한 것으로, 트랜지스터의 오프(off)영역에 해당되는 게이트-소오스 전압영역(Vgs0)에서도 누설전류가 많이 흐름을 볼 수 있다. 특히 누설전류는 게이트 전압을 (-) 방향으로 증가시킴에 따라 지수함수적으로 증가함을 볼 수 있는데, 이러한 누설 전류 증가의 원인은 드레인영역에 형성되는 강한 전계에 의해 다결정실리콘 박막에 트랩(trap)이 발생되고, 이 트랩에 의해 잡혀있던 전하들이 터널링(tunneling)되어 전류가 발생되기 때문이다.

따라서, 제1도의 박막 트랜지스터를 액정표시장치의 픽셀 구동용 스위칭 소자로 사용하는 경우에는 그 누설전류로 인해 액정표시장치의 신호전압자체가 정확히 유지되지 않는 문제점이 있었다.

이와같이 신호전압자체가 유지되지 않으면 액정표시장치에서는 화면이 깜박거리는 플리커(flicker)현상 등이 발생한다.

위에서 언급한 바와같이, 드레인영역에 흐르는 누설전류는 드레인영역의 전계(electric field)에 따라 지수함수적으로 증가하므로 드레인과 채널영역사이의 전계를 감소시켜야 필요성이 있다.

이를 위하여, 종래에 소오스영역과 드레인영역의 기능을 하는 고농도 불순물 영역들과 채널영역사이에 별도의 마스킹 공정과 이온주입공정을 이용하여 저농도 불순물영역들인 LDD(Lightly Doped Drain)영역들을 형성하거나, 불순물 이온들이 전혀 도우프되지 않은 오프셋영역들을 형성하는 기술이 제안된 바 있다.

이하에서, 제3a도 내지 제3g도를 참조하여 종래의 LDD영역과 오프셋 영역을 갖는 박막 트랜지스터의 제조공정을 설명하기로 한다.

먼저, 제3a도와 같이, 기판(11)상에 활성층용 박막 다결정실리콘을 형성하고 난 후, 이 박막 다결정실리콘을 패터닝하여 활성층(12)을 형성한다.

여기서, 패터닝 공정이란 포토리소그라피(photolithography)공정 및 에치(etch) 공정을 함께 포함하는 공정을 의미한다.

이어서, 제3b도와 같이, 노출된 기판(11)과 활성층(12)상에 실리콘 산화막, 실리콘 질화막 등을 이용하여 게이트 절연층(13)을 형성한다.

그리고, 제3c도에 나타낸 바와같이, 게이트 전극을 형성하기 위하여 도우프된(doped) 다결정실리콘층(또는 금속충)을 게이트절연층(13)상에 형성하고, 이 도우프된 다결정실리콘층을 패터닝하여 게이트전극(14)을 형성한다.

이어서, LDD영역을 형성하기 위해, 게이트전극(14)을 이온주입용 마스크로 사용하여 게이트절연층(13)을 통해 저농도의 n도전형(n-형) 불순물 이온들을 활성층(12)내에 주입하여 n-형 불순물영역들(즉, LDD영역들)(15)을 활성층(12)내에 형성한다.

이 때, LDD영역들 대신 해당되는 영역들에 도우프되지 않은(undoped) 상태의 오프셋 영역을 형성하고자 하는 경우에는 n-형의 불순물 이온들을 주입하지 않을 수 있다.

이어서, 제3d도와 같이, 게이트전극(14)과 게이트절연층(13)의 노출된 전표면상에 마스킹용 절연층(16)(예로서, 포토레지스트층)을 형성하고 나서, 이 마스킹용 절연층(16)을 패터닝하여 게이트전극(14)과 LDD영역들(15)의 일부영역을 제외한 나머지 부분의 마스킹용 절연층(16)을 제거한다.

남겨진(left) 마스킹용 절연층(16)을 이온주입 마스크로 사용하여 고농도의 n도전형(n+형) 불순물 이온들을 게이트절연층(13)을 통해 활성층(12)내에 주입하여 소오스영역(17a)과 드레인영역(17b)으로서의 기능을 하는 n+형 불순물영역들을 형성한다.

제3e도와 같이, 남겨진 마스킹용 절연층(16)을 제거하고 나서, 제3f도와 같이, 게이트전극(14)과 게이트 절연층(13)의 노출된 전표면상에 층간절연층(18)을 형성한다.

이어서, 이 층간절연층(18)과 게이트 절연층(13)을 패터닝하여 소오스영역(17a)과 드레인영역(17b)상에 콘택 홀들(19a)(19b)을 형성한다.

그리고나서, 제3g도와 같이, 층간절연층(18) 및 콘택홀들(19a)(19b)의 노출된 전표면상에 금속층을 형성하고, 이 금속층을 패터닝하여 콘택홀들(19a)(19b)상에 각각 소오스전극(20a)과 드레인전극(20b)으로서의 기능을 하는 콘택전극들을 형성한다.

여기서, 게이트전극(14) 하측에 위치된 활성층(12)내의 미설명부호(12a)는 채널 영역을 의미한다.

그러나, 소오스/드레인영역(17a)(17b)과 채널영역(12a)사이에 도핑 농도가 낮거나, 도핑되지 않은 LDD영역 또는 오프셋영역이 존재하기 때문에 저항이 증가되게 되어 온 전류값 (on current)가 감소하게 된다.

제2도의 1점쇄선과 점선의 특성곡선을 비교해보면 오프셋영역이 0.5㎛ 경우(1점 쇄선)에 비하여 오프셋 영역이 1㎛ 증가되는 경우(점선)에는 온 전류값이 급격히 감소됨을 볼 수 있다.

또한, LDD영역들이나 오프셋영역들을 형성하는 종래의 기술에 있어서는 이러한 영역들을 형성하기 위하여 얼라이너(aligner)를 사용하기 때문에 공정마다 LDD영역 또는 오프셋 영역의 길이 변화가 발생되고, 이러한 길이 변화는 소자와 소자사이, 공정과 공정사이의 균일성에 불리하게 작용하고, 박막트랜지스터의 온 전류값 변화로 나타나 액정표시장치를 구성하는 각 셀들의 표시성능의 균일성을 저하시키게 된다.

본 발명은 종래 기술에 의한 문제점을 해결하기 위하여 안출된 것이다.

그래서, 본 발명의 박막트랜지스터 제조방법은 일반적인 박막트랜지스터의 오프전류 발생으로 인한 플리커 현상과, 얼라이너를 이용한 종래의 LDD 및 오프셋 영역을 가지는 박막트랜지스터의 소자 불균일성 문제를 해결하기 위하여, 먼저, 기판상에 반도체층을 적층하고, 이를 패터닝하여 활성층을 형성하는 단계와, 활성층과 기판의 노출된 표면 위에 게이트 절연층을 형성하는 단계와, 절연층 위에 게이트 도전층을 형성하는 단계와, 게이트 도전층과 게이트 절연층의 노출된 표면 위에 금속층을 형성하는 단계와, 기판을 열처리하여 게이트 도전층과 금속층을 반응시켜 실리사이드층을 형성하는 단계와, 미반응 금속층을 제거하는 단계와, 실리사이드층을 마스크로 이온주입하여 활성층에 고농도 불순물 영역을 형성하는 단계와, 실리사이드층을 제거하여 게이트전극을 형성하는 단계와, 게이트 전극과 게이트 절연층의 노출된 표면 위에 층간절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법이다.

이 경우에, 실리사이드층은 게이트 도전층을 실리콘 소오스로 하고, 게이트 도전층 위에 적층된 금속층을 금속 소오스로 하여 열처리 공정에 의해 게이트 도전층의 계면을 중심으로 양방향으로 실리사이드층이 형성되기 때문에, 게이트 도전층을 원하는 게이트 전극보다 크게 형성하여야 한다.

또한, 실리사이드층을 제거하여 게이트전극을 형성하는 단계를 진행한 후, 게이트전극을 마스크로 게이트 절연층을 통하여 이온주입하여 상기 활성층에 저농도 불순물영역을 형성하는 단계를 부가하여 LDD영역을 형성하거나, 이온주입 단계를 생략하여 저농도 불순물영역을 형성하는 대신 도우프되지 않은 오프셋 영역을 형성할 수 있다.

한편, 본 발명은 위에 기술한 목적을 위하여, 기판 상에 반도체층을 적층하고, 이를 패터닝하여 활성층을 형성하는 단계와, 활성층과 기판의 노출된 표면 위에 게이트 절연층을 형성하는 단계와, 게이트 절연층 위에 게이트 도전층을 형성하는 단계와, 게이트 도전층의 상면과 측면에만 선택적으로 실리사이드층을 형성하는 단계와, 실리사이드층을 마스크로 이온주입하여 활성층에 고농도 불순물 영역을 형성하는 단계와, 게이트전극이 노출되도록, 실리사이드층을 식각 제거하는 단계와, 게이트 전극과 게이트 절연층의 노출된 표면 위에 층간절연층을 형성하는 단계를 포함 하는 것을 특징으로 하는 박막트랜지스터 제조방법이다.

이 때, 실리사이드층을 형성할 때, 금속소오스 가스만을 공급하여 게이트 도전층과 반응시키거나, 금속소오스 가스와 실리콘 소오스가스를 공급하여 실리사이드층을 형성할 수 있는데, 전자의 방법에서는 게이트 도전층을 원하는 게이트 전극보다 크게 형성한다. 그 이유는 실리사이드층이 형성되기 위하여 금속소오스 가스외에 실리콘 소오스가 필요한데, 이 경우에는 게이트 도전층을 실리콘 소오스를 이용하므로, 실리사이드층이 게이트 도전층 내부방향으로도 성장되기 때문이다. 한편, 후자의 방법에서는 게이트 도전층 표면에 새로운 실리콘소오스와 금속소오스에 의해 실리사이드층이 적층되는 형태이므로, 게이트 도전층의 크기는 원하는 게이트 전극과 같은 크기로 형성하여도 무방하다.

제4도는 본 발명은 박막트랜지스터 제조방법의 각 단계를 설명하기 위하여 예시 한 도면으로서, 먼저, 제4a도와 같이, 기판(31)상에 활성층용 박막 다결정실리콘을 형성하고 난 후, 이 박막 다결정실리콘을 패터닝하여 활성층(32)을 형성한다.

이어서, 제4b도와 같이, 노출된 기판(31)과 활성층(32)상에 실리콘 산화막, 실리콘 질화막 등을 이용하여 게이트 절연층(33)을 형성한다.

그리고, 제4c도에 나타낸 바와같이, 게이트 전극을 형성하기 위하여 도우프된(doped) 다결정실리콘층(또는 금속층)을 게이트절연층(33)상에 형성하고, 이 도우프된 다결정실리콘층을 패터닝하여 게이트 도전층(34)을 형성한다. 이 때, 게이트 도전층(34)은 원하는 게이트전극보다 크게 형성한다. 그 이유는 이후에 진행되는 실리사이드층 형성단계에서 게이트 도전층(34)이 실리콘 소오스로 이용되기 때문에 이때 실리사이드화되는 영역을 고려하는 것이다. 주로 게이트 도전층(34)의 두께는 0.2㎛ 1㎛로 형성한다. 한편, 도우프된 다결정실리콘층을 적층하는 대신, 도우프되지 않은 다결정실리콘을 적층한 후, 이온주입하여 도핑시킬 수도 있다.

이어서, 제4d도와 같이, 게이트 도전층(34)과 게이트절연층(33)의 노출된 전표면상에 금속층(35)을 형성한다. 이 금속층은 실리콘과 반응하여 실리사이드 형성이 용이한 금속을 사용하는데, 주로 텅스텐(W), 백금(Pt), 팔라듐(Pd), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 몰리브덴(Mo) 등 중 하나를 선택하여 이용한다. 이러한 금속층(35)의 두께는 1000∼5000 Å의 두께로 형성한다.

이어서, 제4e도와 같이, 기판 전체를 열처리하여 실리사이드층(36)을 형성하는데, 퍼니스(furnace)에서의 열처리나, 알티에이(RTA : Rapid Thermal Annealing)나, 레이저(laser)를 이용하여 실리사이드층(36)을 형성한다. 열처리는 600℃이하의 저온에서 진행할 수 있다. 이러한 실리사이드층(36)은 게이트 도전층(34)의 실리콘과 금속층(35)의 금속이 열에 의해 서로 반응하여 결합되는데, 금속층(35)과 게이트 도전층(34)의 계면을 중심으로 양방향으로 실리사이드가 형성된다. 한편, 실리사이드층(36)의 두께는 이후 공정에서의 오프셋 영역 또는 LDD영역의 크기를 결정하게 되므로 열처리시간 등을 조절하여 실리사이드층(36)의 두께를 조절하는 작업은 중요하다. 미설명 부호 34a는 게이트 전극으로서, 실리사이드층을 형성하면서 실리콘을 공급하고 남은 게이트 도전층(34)이다. 이와 같이, 기판을 열처리하여 상기 게이트 도전층과 상기 금속층을 반응시켜 실리사이드층을 형성한 후에 미반응 금속층을 제거한다.

다음으로, 제4f도와 같이, 게이트 전극(34a)을 둘러싸고 있는 실리사이드층(36)을 마스크로 하여, 게이트 절연층(33)을 통하여 고농도 이온주입을 함으로써, 활성층에 고농도 불순물 영역인 소오스 영역(37a)과 드레인 영역(37b)을 형성한다.

이어서, 제4g도와 같이, 실리사이드층을 제거하여, 게이트 전극(34a)을 노출시킨 후, 게이트 전극(34a)을 마스크로 하여, 게이트 절연층(33)을 통하여 활성층에 저농도 불순물 영역 즉 LDD영역(38)을 형성한다. 미설명 부호 32a는 채널영역이다.

다음으로, 제4h도와 같이, 게이트 전극(34')과 게이트절연층(33)의 노출된 표면에 층간절연층(39)을 형성시키고, 층간절연층(39) 및 게이트 절연층(33)을 패터닝하여 소오스영역(37a)과 드레인영역(37b)상에 콘택 홀들을 형성한다.

이어서, 층간절연층(39) 및 콘택홀들의 노출된 전표면상에 금속층을 형성하고, 이 금속층을 패터닝하여 콘택홀들 상에 각각 소오스전극(40a)과 드레인전극(40b)으로서의 기능을 하는 콘택전극들을 형성한다.

이와 같은 일련의 공정을 통하여 엘디디영역을 가지는 자기정렬형 탑게이트 구조의 박막트랜지스터를 제조한다.

또한, 제4g도의 단계에서, 게이트 전극(34a)을 마스크로 한 이온 주입공정을 진행하지 않고, 제4h도에서와 같이, 층간절연층(39)을 형성하는 단계를 진행하면, 엘디디영역 대신 오프셋 영역을 가지는 자기 정렬형 탑 게이트 구조의 박막트랜지스터를 제조할 수 있다.

한편, 실리사이드층을 형성함에 있어서, 제4d도 내지 제4f도와 같은 공정을 진행하는 대신, 제4c도와 같이, 게이트 도전층(34)을 형성시킨후, 게이트 도전층(34)의 위에만 선택적으로 실리사이드층(36)을 형성할 수 있다. 예를 들어, WF6와 같은 기체 소오스로 하는 화학기상증착법(CVD)으로, 게이트 도전층(34)을 실리콘 소오스로 이용하여 게이트 도전층(34)의 노출된 표면상에만 WSix(텅스텐 실리사이드)층을 형성할 수 있다. 이와 같이, 실리사이드층(36)을 게이트 도전층(34)의 상부에만 형성시키므로, 미반응 금속층을 제거하는 공정을 진행하지 않고(제4e도), 바로 제4f도와 같이, 고농도 이온 주입 공정을 진행할 수 있다.

이와는달리, 선택적으로 실리사이드층을 형성시키는 방법으로, 금속 소오스 가스 외에 실리콘 소오스 가스를 같이 공급하여 화학기상증착법으로 실리사이드층을 형성할 수 있는데, 예를 들어, TiCl4와 SiH4를 금속 및 실리콘 소오스로 하여, TiSix(티타늄 실리사이드)층을 형성할 수 있다. 이 경우에는 위에 제시한 두가지 경우와는 달리, 별도의 실리콘 소오스를 공급하기 때문에, 게이트 도전층(34)의 실리콘이 실리사이드층형성을 위하여 소모되지 않으므로, 게이트 도전층 형성시에 원하는 게이트 전극(34a)의 크기와 같이 형성하여도 무방하다.

이와 같은 본 발명의 자기정렬형 탑 게이트 구조의 박막트랜지스터는 종래와는 달리 엘디디 영역 또는 오프셋 영역을 형성시킴에 있어서, 별도의 얼라이너를 사용하지 않고, 게이트 도전층(34)의 상부에 균일한 두께로 형성된 실리사이드층을 이용하므로, 소자간에 균일한 오프셋 및 엘디디 영역을 형성할 수 있어서, 모든 소자가 동일한 온 전류가 흐를 수 있어서 플리커 현상이 발생되지 않으며, 소자간 특성의 균일성이 좋고, 항상 같은 길이의 오프셋 및 엘디디 영역을 형성할 수 있어서 재현성이 좋다.

Claims (12)

  1. 박막트랜지스터 제조방법에 있어서, 1) 기판 상에 활성층을 형성하는 단계와, 2) 상기 활성층과 기판의 노출된 표면 위에 게이트 절연층을 형성하는 단계와, 3) 상기 게이트절연층 위에 게이트 도전층을 형성하는 단계와, 4) 상기 게이트 도전층과 게이트 절연층의 노출된 표면 위에 금속층을 형성하는 단계와, 5) 기판을 열처리하여 상기 게이트 도전층과 상기 금속층을 반응시켜 실리사이드층을 형성하는 단계와, 6) 상기 미반응 금속층을 제거하는 단계와, 7) 상기 실리사이드층을 마스크로 하고 이온주입하여 상기 활성층에 고농도 불순물 영역을 형성하는 단계와, 8) 상기 실리사이드층을 제거하여 게이트전극을 형성하는 단계와, 9) 상기 게이트 전극과 게이트 절연층의 노출된 표면 위에 층간절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  2. 제1항에 있어서, 상기3) 단계에서 게이트 도전층을 원하는 게이트 전극의 크기보다 크게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제2항에 있어서, 상기 8)단계 실시후, 상기 게이트전극을 마스크로 하고 상기 게이트 절연층을 통하여 이온주입하여 상기 활성층에 저농도 불순물영역을 형성하는 단계를 부가한 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제1항 또는 제3항에 있어서, 상기 3)단계에서 게이트 도전층을, 상기 게이트 절연층 위에 도핑되지 않은 다결정실리콘층을 형성한 후, 상기 다결정실리콘층의 전면에 이온주입하여 도핑하고, 패터닝하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  5. 제1항 또는 제3항에 있어서, 상기 3)단계에서 게이트 도전층을, 상기 게이트 절연층 위에 도핑된 다결정실리콘층을 형성한 후, 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조장법.
  6. 제1항 또는 제3항에 있어서, 상기 5단계에서의 열처리를 퍼니스에서 600℃이하의 저온에서 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  7. 제1항 또는 제3항에 있어서, 상기 5)단계에서의 열처리를 레이저를 이용하여 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 박막트랜지스터 제조방법에 있어서, 1) 기판 상에 반도체층을 적층하고, 이를 패터닝하여 활성층을 형성하는 단계와, 2) 상기 활성층과 기판의 노출된 표면 위에 게이트 절연층을 형성하는 단계와, 3) 상기 게이트 절연층 위에 게이트 도전층을 형성하는 단계와, 4) 상기 게이트 도전층의 상면과 측면에만 선택적으로 실리사이드층을 형성하는 단계와, 5) 상기 실리사이드층을 마스크로 이온주입하여 상기 활성층에 고농도 불순물 영역을 형성하는 단계와, 6) 상기 실리사이드층을 제거하여 게이트 전극을 형성하는 단계와, 7) 상기 게이트 전극과 게이트 절연층의 노출된 표면 위에 층간절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 3)단계에서, 상기 게이트 도전층을 원하는 게이트 전극보다 크게 형성한 후, 상기 4)단계에서, 금속 소오스 가스만을 공급하여 게이트 도전층과 반응시켜,
    실리사이드층을 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제8항에 있어서, 상기 4)단계에서, 금속 소오스 가스와 실리콘 소오스 가스를 공급하여, 상기 실리사이드층을 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  11. 제8항, 제9항에 있어서, 상기 3)단계에서 게이트 도전층을, 상기 게이트 절연층 위에 도핑되지 않은 다결정실리콘층을 형성한 후, 상기 다결정실리콘층의 전면에 이온주입하여 도핑하고, 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  12. 제8항, 제9항에 있어서, 상기 3)단계에서 게이트 도전층을, 상기 게이트 절연층 위에 도핑된 다결정실리콘층을 형성한 후, 패터닝하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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