JPH0227772A - 電界効果型薄膜トランジスタ - Google Patents
電界効果型薄膜トランジスタInfo
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- JPH0227772A JPH0227772A JP17649688A JP17649688A JPH0227772A JP H0227772 A JPH0227772 A JP H0227772A JP 17649688 A JP17649688 A JP 17649688A JP 17649688 A JP17649688 A JP 17649688A JP H0227772 A JPH0227772 A JP H0227772A
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- thin film
- region
- conductivity type
- field effect
- gate electrode
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- 230000005669 field effect Effects 0.000 title claims abstract description 16
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電界効果型薄膜トランジスタに関するしので
ある。
ある。
［発明の概要］
この発明は、絶縁基体上に第１導電型で第２導電型のソ
ース・ドレイン領域が形成されてなる薄膜半導体層と、
該薄膜半導体層上の前記ソース・ドレイン領域間上に形
成されたゲート電極とを有する電界効果型薄膜トランジ
スタにおいて、前記薄膜半導体層は、ドレイン領域に接
し、且つ前記ゲート電極下にドレイン領域より低濃度の
第２導電型領域を有することにより、 リーク電流の低減を図り、しかも、プロセスの簡略化を
可能としたものである。
ース・ドレイン領域が形成されてなる薄膜半導体層と、
該薄膜半導体層上の前記ソース・ドレイン領域間上に形
成されたゲート電極とを有する電界効果型薄膜トランジ
スタにおいて、前記薄膜半導体層は、ドレイン領域に接
し、且つ前記ゲート電極下にドレイン領域より低濃度の
第２導電型領域を有することにより、 リーク電流の低減を図り、しかも、プロセスの簡略化を
可能としたものである。
［従来の技術］
電界効果型トランジスタにおいては、電界ことにドレイ
ン近傍の電界強度は極めて大きくなる。
ン近傍の電界強度は極めて大きくなる。
このように高電界になるとホットキャリヤが発生し、し
きい値電圧ｖｔｈの変動をはじめとするショートチャネ
ル効果をもたらし、デバイスの信頼性のうえで重大な影
響があるため、これに対してさまざまな対策が講じられ
ている。その対策の主なものには、Ｌ Ｄ Ｄ （ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ、ｉｎ）やＤＤ Ｄ
（ｄｏｕｂｕｌｅ ｄｉｆｒｕｓｅｄ ｄｒａｉｎ）が
良く知られている。
きい値電圧ｖｔｈの変動をはじめとするショートチャネ
ル効果をもたらし、デバイスの信頼性のうえで重大な影
響があるため、これに対してさまざまな対策が講じられ
ている。その対策の主なものには、Ｌ Ｄ Ｄ （ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ、ｉｎ）やＤＤ Ｄ
（ｄｏｕｂｕｌｅ ｄｉｆｒｕｓｅｄ ｄｒａｉｎ）が
良く知られている。
一方、第２図に示すような電界効果型の薄膜トランジス
タ（ＴＰＴ）は、ＳｉＯ＊基板１上Ｚこ多結晶シリコン
でなる半導体層２を形成し、この半導体層２にソース領
域２ユ５チヤネル領域２ｂ。
タ（ＴＰＴ）は、ＳｉＯ＊基板１上Ｚこ多結晶シリコン
でなる半導体層２を形成し、この半導体層２にソース領
域２ユ５チヤネル領域２ｂ。
ドレイン領域２ｃを形成し、さらにチャネル領域２ｂの
真上にゲート酸化膜３を介してゲート４を形成して構成
されている。
真上にゲート酸化膜３を介してゲート４を形成して構成
されている。
［発明が解決しようとする課題］
しかしながら、このような従来の電界効果薄膜トランジ
スタにおいても、通常の電界効果型トランジスタと同様
、ホットキャリヤ対策や高耐圧化等が要請されている。
スタにおいても、通常の電界効果型トランジスタと同様
、ホットキャリヤ対策や高耐圧化等が要請されている。
さらに、薄膜が超薄膜なトランジスタになると、ゲート
電圧Ｖｃがドレイン電圧Ｖ、と反対符号となる所謂バッ
クバイアスゲートにおけるドレイン接合の電界が通常の
薄膜トランジスタより高くなり、第３図に示す如くリー
ク電流が多くなる問題点がある。
電圧Ｖｃがドレイン電圧Ｖ、と反対符号となる所謂バッ
クバイアスゲートにおけるドレイン接合の電界が通常の
薄膜トランジスタより高くなり、第３図に示す如くリー
ク電流が多くなる問題点がある。
本発明は、このような従来の問題点に着目して創案され
たものであって、リーク電流が少なく、製造が容易な電
界効果型薄膜トランジスタを得んとするものである。
たものであって、リーク電流が少なく、製造が容易な電
界効果型薄膜トランジスタを得んとするものである。
そこで、本発明は、絶線基体上に第１導電型で第２導電
型のソース・ドレイン領域が形成されてなる薄膜半導体
層と、該薄膜半導体層上の前記ソース・ドレイン領域間
上に形成されたゲート電極とを有する電界効果型薄膜ト
ランジスタにおいて、前記薄膜半導体層は、ドレイン領
域に接し、且つ前記ゲート電極下にドレイン領域より低
濃度の第２導電型領域を有することを、その解決手段と
している。
型のソース・ドレイン領域が形成されてなる薄膜半導体
層と、該薄膜半導体層上の前記ソース・ドレイン領域間
上に形成されたゲート電極とを有する電界効果型薄膜ト
ランジスタにおいて、前記薄膜半導体層は、ドレイン領
域に接し、且つ前記ゲート電極下にドレイン領域より低
濃度の第２導電型領域を有することを、その解決手段と
している。
［作用］
ドレイン領域に接し、且つゲート電極下にドレイン領域
より低濃度の第２導電型領域を設けたため、この第２導
電型領域が、接合電界を緩和し、リーク電流の発生を抑
制する。
より低濃度の第２導電型領域を設けたため、この第２導
電型領域が、接合電界を緩和し、リーク電流の発生を抑
制する。
［実施例］
以下、本発明に係る電界効果型薄膜トランジスタの詳細
を図面に示す実施例に基づいて説明する。
を図面に示す実施例に基づいて説明する。
第１図は、本実施例に係る電界効果型薄膜トランジスタ
（Ｎチャネルトランジスタ）の概略を示す断面図である
。
（Ｎチャネルトランジスタ）の概略を示す断面図である
。
同図中、ＩＩは５（Ｏｘで成る絶縁基体であって、この
絶縁基体１１に、多結晶シリコンをＣＶＤ法にて薄膜に
堆積させた半導体薄膜１２が形成されている。この半導
体層ｌ１１２は第１導電型としてのＰ型であって、両脇
に位置し不純物が注入された第２導電型としてのＮ゛の
ソース領域１２λ、ドレイン領域＋２ｅと、ソース、ド
レイン領域１２ａ、＋２ａの内側で接するＮ化された電
界緩和領域１２ｂ、１２ｄと、半導体薄膜１２の不純物
状態がそのまま残ったチャネル領域１２ｃと、に画成さ
れている。
絶縁基体１１に、多結晶シリコンをＣＶＤ法にて薄膜に
堆積させた半導体薄膜１２が形成されている。この半導
体層ｌ１１２は第１導電型としてのＰ型であって、両脇
に位置し不純物が注入された第２導電型としてのＮ゛の
ソース領域１２λ、ドレイン領域＋２ｅと、ソース、ド
レイン領域１２ａ、＋２ａの内側で接するＮ化された電
界緩和領域１２ｂ、１２ｄと、半導体薄膜１２の不純物
状態がそのまま残ったチャネル領域１２ｃと、に画成さ
れている。
そして、前記チャネル領域１２ｃ及び電界緩和領域＋２
ｂ、１２ｄの上には、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。
ｂ、１２ｄの上には、ゲート絶縁膜１３を介してゲート
電極１４が形成されている。
なお、このような半導体薄膜１２に、ソース。
ドレイン領域１２ａ、１２ｅと電界緩和領域を形成する
にあたっては、まず、当該半導体薄膜１２上にゲート電
極１４を形成しておいて、このゲート電極１４をマスク
として用いてリンイオン（Ｐｏ）とヒ素イオン（Ａｓ”
）をイオン注入する。
にあたっては、まず、当該半導体薄膜１２上にゲート電
極１４を形成しておいて、このゲート電極１４をマスク
として用いてリンイオン（Ｐｏ）とヒ素イオン（Ａｓ”
）をイオン注入する。
この際、拡散の速いリンイオン（Ｐｏ）のドーズ量を５
Ｘ ｌ Ｏ”ａｍ−”に、ヒ素イオン（Ａｓ”）のド
ーズ量を２ Ｘ Ｉ Ｏ”ｃ ｍ””程度に設定してお
く。次に、アニールを行なうことによりイオン拡散が起
り、ゲート電極１４下に、第１図に示すようなＮ化され
た電界緩和領域＋２ｂ、１２ｄがソース領域１２ａ、ド
レイン領域＋２ｅに接して形成されることとなる。
Ｘ ｌ Ｏ”ａｍ−”に、ヒ素イオン（Ａｓ”）のド
ーズ量を２ Ｘ Ｉ Ｏ”ｃ ｍ””程度に設定してお
く。次に、アニールを行なうことによりイオン拡散が起
り、ゲート電極１４下に、第１図に示すようなＮ化され
た電界緩和領域＋２ｂ、１２ｄがソース領域１２ａ、ド
レイン領域＋２ｅに接して形成されることとなる。
なお、電界緩和領域１２ｂ、１２ｄは、ゲート電極１４
の下にあるため、その抵抗が問題となることはない。
の下にあるため、その抵抗が問題となることはない。
また、回路上必要なパックゲートバイアスにおいては、
この電界緩和領域１２ｂ、１２ｄは、弱反転するような
濃度とする。
この電界緩和領域１２ｂ、１２ｄは、弱反転するような
濃度とする。
以上、本発明をＮチャネルトランジスタに適用して説明
したか、Ｐチャネルトランジスタに適用するのであれば
、ソース・ドレイン領域１２ａ。
したか、Ｐチャネルトランジスタに適用するのであれば
、ソース・ドレイン領域１２ａ。
１２ｅ及び電界緩和領域１２ｂ、１２ｄに注入する不純
物を拡散速度の異なるＡ１２°とＢＦ″°を用いればよ
い。
物を拡散速度の異なるＡ１２°とＢＦ″°を用いればよ
い。
また、本発明は、その他各種の設計変更が可能である。
［発明の効果］
以上の説明から明らかなように、本発明に係る電界効果
型薄膜トランジスタにあっては、ゲート電極下にドレイ
ン領域より低濃度の導電型領域としたことにより、接合
電界が緩和されるため、リーク電流の低減化を図れる効
果がある。
型薄膜トランジスタにあっては、ゲート電極下にドレイ
ン領域より低濃度の導電型領域としたことにより、接合
電界が緩和されるため、リーク電流の低減化を図れる効
果がある。
また、ゲート電極下にドレイン領域よりも低濃度の導電
型領域を形成するに際し、拡散速度の違う不純物を用い
ることにより、接合電界を緩和するため製造プロセスを
簡略化することが出来る効果がある。
型領域を形成するに際し、拡散速度の違う不純物を用い
ることにより、接合電界を緩和するため製造プロセスを
簡略化することが出来る効果がある。
第１図は本発明に係る電界効果型薄膜トランジスタの概
略を示す断面図、第２図は従来例を示す断面図、第３図
は超薄膜トランジスタにおけるリーク電流の現状を示す
グラフである。 １［・・絶線基体、１２・・・半導体薄膜、１２ａ・・
・ソース領域、１２ｂ、＋２ｄ・・・電界緩和領域、１
２ｃ・・・チャネル領域、Ｉ２ｅ・・・ドレイン領域、
１３・・・ゲート絶縁膜、１４・・・ゲート電極。 １３ゲート１市−ま象月更 実 たｆ’Ｊ 第１図 −Ｖ。 ゲート電ｑ因 ◆Ｖｅ
略を示す断面図、第２図は従来例を示す断面図、第３図
は超薄膜トランジスタにおけるリーク電流の現状を示す
グラフである。 １［・・絶線基体、１２・・・半導体薄膜、１２ａ・・
・ソース領域、１２ｂ、＋２ｄ・・・電界緩和領域、１
２ｃ・・・チャネル領域、Ｉ２ｅ・・・ドレイン領域、
１３・・・ゲート絶縁膜、１４・・・ゲート電極。 １３ゲート１市−ま象月更 実 たｆ’Ｊ 第１図 −Ｖ。 ゲート電ｑ因 ◆Ｖｅ
Claims (1)
- （１）絶縁基体上に第１導電型で第２導電型のソース・
ドレイン領域が形成されてなる薄膜半導体層と、該薄膜
半導体層上の前記ソース・ドレイン領域間上に形成され
たゲート電極とを有する電界効果型薄膜トランジスタに
おいて、 前記薄膜半導体層は、ドレイン領域に接し、且つ前記ゲ
ート電極下にドレイン領域より低濃度の第２導電型領域
を有することを特徴するとする電界効果型薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17649688A JPH0227772A (ja) | 1988-07-15 | 1988-07-15 | 電界効果型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17649688A JPH0227772A (ja) | 1988-07-15 | 1988-07-15 | 電界効果型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227772A true JPH0227772A (ja) | 1990-01-30 |
Family
ID=16014675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17649688A Pending JPH0227772A (ja) | 1988-07-15 | 1988-07-15 | 電界効果型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227772A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102483A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| US5250835A (en) * | 1991-01-16 | 1993-10-05 | Casio Computer Co., Ltd. | Field effect type thin film transistor having a plurality of gate electrodes |
| US5550397A (en) * | 1993-02-16 | 1996-08-27 | Lucent Technologies Inc. | Metal oxide semiconductor transistors having a polysilicon gate electrode with nonuniform doping in source-drain direction |
| US5801397A (en) * | 1994-09-30 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Device having a self-aligned gate electrode wrapped around the channel |
| US5804837A (en) * | 1994-06-27 | 1998-09-08 | Samsung Electronics Co., Ltd. | Polysilicon thin-film transistor and method for fabricating the same |
| US6358783B1 (en) | 1990-11-19 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1988
- 1988-07-15 JP JP17649688A patent/JPH0227772A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358783B1 (en) | 1990-11-19 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US5250835A (en) * | 1991-01-16 | 1993-10-05 | Casio Computer Co., Ltd. | Field effect type thin film transistor having a plurality of gate electrodes |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH05102483A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| US5550397A (en) * | 1993-02-16 | 1996-08-27 | Lucent Technologies Inc. | Metal oxide semiconductor transistors having a polysilicon gate electrode with nonuniform doping in source-drain direction |
| US5804837A (en) * | 1994-06-27 | 1998-09-08 | Samsung Electronics Co., Ltd. | Polysilicon thin-film transistor and method for fabricating the same |
| US5801397A (en) * | 1994-09-30 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Device having a self-aligned gate electrode wrapped around the channel |
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