JPS63255964A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63255964A JPS63255964A JP8971187A JP8971187A JPS63255964A JP S63255964 A JPS63255964 A JP S63255964A JP 8971187 A JP8971187 A JP 8971187A JP 8971187 A JP8971187 A JP 8971187A JP S63255964 A JPS63255964 A JP S63255964A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は半導体装置に係り、%l/!:MO8)ランジ
スタに関する。
スタに関する。
(従来の技術)
従来において、例えばnチャネルのMOS ) :7ン
シスタのしきい値電圧vthはソース・ドレイン間に狭
まれたチャネル領域にイオン注入により導入された不純
物の濃度で制御されている。一方、MOSトランジスタ
は今後増々、その駆動能力の向上が求められている。そ
の方法の一つとしてゲート酸化膜の膜厚T’oxをより
薄くする傾向がある。
シスタのしきい値電圧vthはソース・ドレイン間に狭
まれたチャネル領域にイオン注入により導入された不純
物の濃度で制御されている。一方、MOSトランジスタ
は今後増々、その駆動能力の向上が求められている。そ
の方法の一つとしてゲート酸化膜の膜厚T’oxをより
薄くする傾向がある。
しかしながらしきい値vthとゲート酸化膜ToXとは
次の(1)式のような関係がある。
次の(1)式のような関係がある。
Vth=VFR+ 2918 + Qa−TOX/Jw
+ q −DX−Tox/4−(’11VFB :フラ
ットバンドポテンシャルψn : 真aツェルミレベル
ポテンシャルQB:空乏層中の電荷量 DI:イオン注入ドーズ量 gox:ゲート酸化膜の誘電率 (1)式かられかるように、しきい値vthはゲート酸
化膜T’oxが薄くなるのに比例して下がってしまうの
でしきい値vthをある一定の値に制御するためにはイ
オン注入のドーズ量り、を多くする必要が出てくる。し
かし電子及びホールの移動度μは下記(2)式のように
表わされ、チャネル領域の不純物濃度NBが増すと、不
純物散乱が増加するためにチャネル領域での移動度μが
低下してしまう。従ってゲート酸化膜ToXを薄くして
も駆動能力向上は望めなくなる。
+ q −DX−Tox/4−(’11VFB :フラ
ットバンドポテンシャルψn : 真aツェルミレベル
ポテンシャルQB:空乏層中の電荷量 DI:イオン注入ドーズ量 gox:ゲート酸化膜の誘電率 (1)式かられかるように、しきい値vthはゲート酸
化膜T’oxが薄くなるのに比例して下がってしまうの
でしきい値vthをある一定の値に制御するためにはイ
オン注入のドーズ量り、を多くする必要が出てくる。し
かし電子及びホールの移動度μは下記(2)式のように
表わされ、チャネル領域の不純物濃度NBが増すと、不
純物散乱が増加するためにチャネル領域での移動度μが
低下してしまう。従ってゲート酸化膜ToXを薄くして
も駆動能力向上は望めなくなる。
μ= AAI/ (1+NB/(NB/B+N)+C)
2 ・・・ (2)μO: A、、 B、 C,N :定数 このようにMOSトランジスタの駆動能力を向上させ、
かつ、そのしきい値を一定の値に制御するために、チャ
ネル領域にイオン注入により不純物を導入するという方
法には限界がある。そこでチャネル領域のイオン注入に
よる不純物の濃度が問題とならないように、ゲート電極
側にイオン注入により不純物を導入してトランジスタの
しきい値を制御することが考えられる。
2 ・・・ (2)μO: A、、 B、 C,N :定数 このようにMOSトランジスタの駆動能力を向上させ、
かつ、そのしきい値を一定の値に制御するために、チャ
ネル領域にイオン注入により不純物を導入するという方
法には限界がある。そこでチャネル領域のイオン注入に
よる不純物の濃度が問題とならないように、ゲート電極
側にイオン注入により不純物を導入してトランジスタの
しきい値を制御することが考えられる。
そしてしきい値制御のためにゲート電極、例えば多結晶
シリコンに不純物を導入した場合のトランジスタのしき
い値を変化は(1)式に示したフラットバンドポテンシ
ャルVFBに依存する。さらにそのしきい値の変動量Δ
vthは次の各式のようになる。
シリコンに不純物を導入した場合のトランジスタのしき
い値を変化は(1)式に示したフラットバンドポテンシ
ャルVFBに依存する。さらにそのしきい値の変動量Δ
vthは次の各式のようになる。
1)多結晶シリコンにドープされた不純物がn型の場合
、かつその濃度をnとすると、 Δ■th(n)=ΔvFB=−AT1nn/nL
・・・ (3)11)多結晶シリコンにドープされた不
純物がpmの場合、かつその湿度をpとすると、 ΔVth(p)=ΔVpn=ATJnp/、−(4)p
ル 4:ボルツマン定数、T:、絶対温度〔k〕n↓、p、
、:真性半導体の伝導体におけるt子若しくは正孔の数 つまり(3)式からは、n型不純物濃度を高くする程、
しきい値V t h(n)が下がり、(4)式よりp型
不純物の!l夏を高くする程、しきい値Vthが上がる
ことがわかる。そしてこのしきい値を多結晶シリコンに
おいてはエネルギーギャップ公約1.1vの範囲で変え
ることができる。
、かつその濃度をnとすると、 Δ■th(n)=ΔvFB=−AT1nn/nL
・・・ (3)11)多結晶シリコンにドープされた不
純物がpmの場合、かつその湿度をpとすると、 ΔVth(p)=ΔVpn=ATJnp/、−(4)p
ル 4:ボルツマン定数、T:、絶対温度〔k〕n↓、p、
、:真性半導体の伝導体におけるt子若しくは正孔の数 つまり(3)式からは、n型不純物濃度を高くする程、
しきい値V t h(n)が下がり、(4)式よりp型
不純物の!l夏を高くする程、しきい値Vthが上がる
ことがわかる。そしてこのしきい値を多結晶シリコンに
おいてはエネルギーギャップ公約1.1vの範囲で変え
ることができる。
(発明が解決しようとする問題点)
しかしながら、トランジスタのしきい値をチャネル領域
へのしきい値制御用の不純物のイオン注入を行なわずに
、多結晶シリコンから成るゲート電極のn型不純物の濃
度で制御しようとした場合には次のような問題がある。
へのしきい値制御用の不純物のイオン注入を行なわずに
、多結晶シリコンから成るゲート電極のn型不純物の濃
度で制御しようとした場合には次のような問題がある。
すなわち、その制御に必要なn型不純物のイオン注入量
は、一般のゲート電極として用いる場合の多結晶シリコ
ンの不純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。また、その
ゲー)%C極を低抵抗化するために高融点金属シリサイ
ド上に積層した場合には、ゲート電極と高融点金属シリ
サイドとの界面を再結晶化させ、両者の電気的接触を良
くするために、その界面に不純物をイオン注入する必要
がある。しかしこのイオン注入でしきい値が変わる恐れ
がある。
は、一般のゲート電極として用いる場合の多結晶シリコ
ンの不純物濃度に比べて極めて低濃度なため、そのまま
ゲート電極として用いるには高抵抗すぎる。また、その
ゲー)%C極を低抵抗化するために高融点金属シリサイ
ド上に積層した場合には、ゲート電極と高融点金属シリ
サイドとの界面を再結晶化させ、両者の電気的接触を良
くするために、その界面に不純物をイオン注入する必要
がある。しかしこのイオン注入でしきい値が変わる恐れ
がある。
本発明においては、ゲート1j1.極側でのしさい値制
御が精度良く行える半導体装置を提供することを目的と
する。
御が精度良く行える半導体装置を提供することを目的と
する。
(問題点を解決するための手段)
上記目的を達成するために本発明においては、第1導電
型の半導体層表面に形成されたソース及びドレイン領域
となる第2導電型の不純物層と、前記半導体層上に形成
されたゲート絶M膜と、所定の不純物濃度を有する第1
のゲート電極層と、この第1のゲート電極層の電極材料
と同一で、かつ前記第1のゲート電極層より低濃度の不
純物を含有する第2のゲート電極層及び第3のゲートa
極層が順次前記ゲート絶縁膜上に積層して形成されたゲ
ート電極とを有することを特徴とする半導体装置を提供
する。
型の半導体層表面に形成されたソース及びドレイン領域
となる第2導電型の不純物層と、前記半導体層上に形成
されたゲート絶M膜と、所定の不純物濃度を有する第1
のゲート電極層と、この第1のゲート電極層の電極材料
と同一で、かつ前記第1のゲート電極層より低濃度の不
純物を含有する第2のゲート電極層及び第3のゲートa
極層が順次前記ゲート絶縁膜上に積層して形成されたゲ
ート電極とを有することを特徴とする半導体装置を提供
する。
(作用)
しきい値制御用の不純物濃度を有する第1のゲート電極
層と、ゲート電極の低抵抗化のための第3の電極層の間
にノンドープの第2のゲート電極層を介在させることに
より、ノンドープの第2のゲート電極層と第3のゲート
電極層との電気的接触を良くするためにそれらの界面に
行ったイオン注入による不純物が、その後工程での熱拡
散等により第1のゲート電極層に拡散するのを防止する
ことができる。
層と、ゲート電極の低抵抗化のための第3の電極層の間
にノンドープの第2のゲート電極層を介在させることに
より、ノンドープの第2のゲート電極層と第3のゲート
電極層との電気的接触を良くするためにそれらの界面に
行ったイオン注入による不純物が、その後工程での熱拡
散等により第1のゲート電極層に拡散するのを防止する
ことができる。
(実施例)
以下本発明の一実施例について第1図を用いて説明する
。
。
例えばp型8i基板101の表面にn+型不純物層から
成るソース・ドレイン領域103a、 103bが形成
されている。なお、トランジスタのしきい値を所定の値
にするためのソース・ドレイン間のチャネル領域104
への不純物のイオン注入は行われていない。また、チャ
ネル領域104上には熱酸化により、厚さ200XのS
in、 膜から成るゲート酸化膜105が形成されてい
る。そしてこのゲート酸化膜105上にはゲート電極1
07が形成されており、これは3層から成っている。ま
ず、多結晶シリコンを材料とする;、2107a、 1
07bが2層あり、ゲート酸化膜にしきい値制御に必要
な不純物、例えば” ×10”cMr”の濃度のn型不
純物がイオン注入によりドープされた第1の多結晶シリ
コン層107a上にはノンドープ第2の多結晶シリコン
/’J107bが200OAの厚さに形成されている。
成るソース・ドレイン領域103a、 103bが形成
されている。なお、トランジスタのしきい値を所定の値
にするためのソース・ドレイン間のチャネル領域104
への不純物のイオン注入は行われていない。また、チャ
ネル領域104上には熱酸化により、厚さ200XのS
in、 膜から成るゲート酸化膜105が形成されてい
る。そしてこのゲート酸化膜105上にはゲート電極1
07が形成されており、これは3層から成っている。ま
ず、多結晶シリコンを材料とする;、2107a、 1
07bが2層あり、ゲート酸化膜にしきい値制御に必要
な不純物、例えば” ×10”cMr”の濃度のn型不
純物がイオン注入によりドープされた第1の多結晶シリ
コン層107a上にはノンドープ第2の多結晶シリコン
/’J107bが200OAの厚さに形成されている。
さらに第2の多結晶シリコン層107b lKd% I
J 7’7’ yv IJ fイ、1o7゜、78、。
J 7’7’ yv IJ fイ、1o7゜、78、。
。。又″′影形成れている。そしてモリブデンシリサイ
ド107Cの第2の多結晶シリコン層107bへの電気
的接触性を良好にするためにその界面には砒素が1×1
011crrLの濃度となるようにイオン注入されてい
る。
ド107Cの第2の多結晶シリコン層107bへの電気
的接触性を良好にするためにその界面には砒素が1×1
011crrLの濃度となるようにイオン注入されてい
る。
このように構成されたMOSトランジスタにおいては、
第1の多結晶シリコン層107aとモリブデンシリサイ
ド107Cの間に介在しているノンドープの第2の多結
晶シリコン層107bがあるために、モリブデンシリサ
イド107Cと第2の多結晶シリコン層107bの界面
にイオン注入された不純物が熱拡散により第1の多結晶
シリコン層107aに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノンドー
プの第2の多結晶シリコン層107bにモリブデンシリ
サイド107Cを積層することにより、ゲート電極10
7の低抵抗化が計られている。
第1の多結晶シリコン層107aとモリブデンシリサイ
ド107Cの間に介在しているノンドープの第2の多結
晶シリコン層107bがあるために、モリブデンシリサ
イド107Cと第2の多結晶シリコン層107bの界面
にイオン注入された不純物が熱拡散により第1の多結晶
シリコン層107aに拡散していくことはなく、トラン
ジスタのしきい値の変動が防止される。また、ノンドー
プの第2の多結晶シリコン層107bにモリブデンシリ
サイド107Cを積層することにより、ゲート電極10
7の低抵抗化が計られている。
なお本実施例において、ゲート電極107の低抵抗化の
ためにモリブデンシリサイド107Cを用いたが、他の
XS e点金属シリサイド、若しくは高融点金属などで
もよい。
ためにモリブデンシリサイド107Cを用いたが、他の
XS e点金属シリサイド、若しくは高融点金属などで
もよい。
また、ノンドープの袴2の多結晶シリコン層107bは
、この第2の多結晶シリコン層107bト、モリブデン
シリサイド107Cの界面にイオン注入された不純物が
熱拡散等により第1の多結晶シリコン層107aに拡散
していき、それによりしきい値が変動するのを防止する
ためのものであり、その膜厚についての制限はなく、シ
きい値の変動が問題とならないような膜厚であれば良い
。それに加えて、第2の多結晶シリコン層107bはp
型若しくはn型の不純物を含まないノンドープとしたが
、第1の多結晶シリコン層のしきい値制御用の同一導電
型の不純物濃度よりも低濃度であればよい。
、この第2の多結晶シリコン層107bト、モリブデン
シリサイド107Cの界面にイオン注入された不純物が
熱拡散等により第1の多結晶シリコン層107aに拡散
していき、それによりしきい値が変動するのを防止する
ためのものであり、その膜厚についての制限はなく、シ
きい値の変動が問題とならないような膜厚であれば良い
。それに加えて、第2の多結晶シリコン層107bはp
型若しくはn型の不純物を含まないノンドープとしたが
、第1の多結晶シリコン層のしきい値制御用の同一導電
型の不純物濃度よりも低濃度であればよい。
さらに、チャネル領域4にはしきい値制御用のイオン注
入は行わなかったが、この領域にイオン注入され九不純
物の濃度と第1の多結晶シリコン層の不純物の濃度の両
方でしきい値制御を行ってもよい。
入は行わなかったが、この領域にイオン注入され九不純
物の濃度と第1の多結晶シリコン層の不純物の濃度の両
方でしきい値制御を行ってもよい。
本発明によれば、第1のゲート電極層の不純物濃度が変
化しないので、精度良くゲート側でしきい値制御をする
ことができる。
化しないので、精度良くゲート側でしきい値制御をする
ことができる。
第1図は本発明の一実施例のMOS)ランジスタの断面
図。 101・・・・・p型8i基板 103a・・・ソース(n+型不純物層)103b・・
・ドレイン(n+型不純物層)104・・・・・nチャ
ネル領域 105・・・・・ゲート酸化膜 107・・・・・ゲート電極 107a・・・第1のゲート電極層 1071)・・・第2の 1 107C・・・第3の l r07c 、θ3α 第1I21 下3の う
図。 101・・・・・p型8i基板 103a・・・ソース(n+型不純物層)103b・・
・ドレイン(n+型不純物層)104・・・・・nチャ
ネル領域 105・・・・・ゲート酸化膜 107・・・・・ゲート電極 107a・・・第1のゲート電極層 1071)・・・第2の 1 107C・・・第3の l r07c 、θ3α 第1I21 下3の う
Claims (1)
- 【特許請求の範囲】 1、第1導電型の半導体層表面に形成された第2導電型
のソース及びドレイン領域と、前記半導体層上に形成さ
れたゲート絶縁膜と、所定の不純物濃度を有する第1の
ゲート電極層、この第1のゲート電極層の電極材料と同
一で、かつ前記第1のゲート電極層より低濃度の不純物
を含有する第2のゲート電極層及び第3のゲート電極層
が順次前記ゲート絶縁膜上に積層して形成されたゲート
電極とを有することを特徴とする半導体装置。 2、前記第2のゲート電極層がノンドープの多結晶シリ
コンから成ることを特徴とする特許請求の範囲第1項記
載の半導体装置。 3、前記第3のゲート電極層が高融点金属シリサイドか
ら成ることを特徴とする特許請求の範囲第1項記載の半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8971187A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8971187A JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63255964A true JPS63255964A (ja) | 1988-10-24 |
JPH0571189B2 JPH0571189B2 (ja) | 1993-10-06 |
Family
ID=13978354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8971187A Granted JPS63255964A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63255964A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
EP0539184A2 (en) * | 1991-10-24 | 1993-04-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
EP0542575A2 (en) * | 1991-11-14 | 1993-05-19 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
JPH0818045A (ja) * | 1990-04-16 | 1996-01-19 | Digital Equip Corp <Dec> | 時間依存性絶縁破損を減少させた半導体デバイス |
US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
-
1987
- 1987-04-14 JP JP8971187A patent/JPS63255964A/ja active Granted
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0818045A (ja) * | 1990-04-16 | 1996-01-19 | Digital Equip Corp <Dec> | 時間依存性絶縁破損を減少させた半導体デバイス |
JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
US5256894A (en) * | 1990-07-13 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor device having variable impurity concentration polysilicon layer |
EP0539184A2 (en) * | 1991-10-24 | 1993-04-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
EP0542575A2 (en) * | 1991-11-14 | 1993-05-19 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
KR100326953B1 (ko) * | 1998-04-20 | 2002-03-13 | 가네꼬 히사시 | 반도체장치 및 그 제조방법 |
Also Published As
Publication number | Publication date |
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JPH0571189B2 (ja) | 1993-10-06 |
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