JPH05206166A

JPH05206166A - 薄膜トランジスタ

Info

Publication number: JPH05206166A
Application number: JP35666491A
Authority: JP
Inventors: Masanori Hirota; 匡紀広田; Toshihisa Hamano; 利久浜野
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1991-12-26
Filing date: 1991-12-26
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】オンオフ比を向上させることができ、しかも
ゲート逆バイアス時のリーク電流を減少させることが可
能な薄膜トランジスタを提供することを目的とする。【構成】ソース・ドレイン領域間に絶縁層を介在させ
てソース・ドレイン領域間を平坦に形成するとともに、
この平坦化されたソース・ドレイン領域間の領域上に活
性層を形成し、かつ上記ソース・ドレイン領域の上部に
低濃度の不純物拡散領域を形成するように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、密着型イメージセン
サや液晶デイスプレイなどの駆動回路等に使用される薄
膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓ
ｔｏｒ：ＴＦＴ）に関し、特に、ポリシリコン層を活性
層とする順スタガー型薄膜トランジスタのチャネル層及
びソース・ドレイン領域の構造を改良した薄膜トランジ
スタに関するものである。

【０００２】

【従来の技術】従来、この種の薄膜トランジスタとして
は、例えば、図３に示すコプレーナ型と呼ばれるもの
と、図４に示す順スタガー型と呼ばれるものなどがあ
る。上記コプレーナ型の薄膜トランジスタは、図３に示
すように、ガラス基板１００と、このガラス基板１００
上に設けられたポリシリコンからなるチャネル層１０１
と、このチャネル層１０１の両側に形成されるソース・
ドレイン層１０２、１０２と、これらチャネル層１０
１、ソース・ドレイン層１０２、１０２及びガラス基板
１００上を覆うゲート絶縁膜１０３と、このゲート絶縁
膜１０３上にチャネル層１０１に対応した位置に設けら
れるゲート電極１０４と、このゲート電極１０４を覆う
層間絶縁膜１０５と、この層間絶縁膜１０５の表面から
ソース・ドレイン層１０２、１０２に通電するための電
極配線１０６、１０６とから構成されている。

【０００３】また、上記順スタガー型の薄膜トランジス
タは、図４に示すように、ガラス基板１１０と、このガ
ラス基板１１０上に積層されたソース・ドレイン電極１
１１、１１１と、このソース・ドレイン電極１１１、１
１１上に重ねて積層されたソース・ドレイン領域１１
２、１１２と、このソース・ドレイン領域１１２、１１
２を覆うようにガラス基板１１０上に積層され活性層を
構成するポリシリコン層１１３と、このポリシリコン層
１１３上に一様に積層されるゲート絶縁膜１１４と、こ
のゲート絶縁膜１１４上に２つのソース・ドレイン領域
１１２、１１２間に対応した位置に積層されるゲート電
極１１５と、このゲート電極１１５の表面を覆う保護膜
１１６とで構成されている。

【０００４】そして、これらの薄膜トランジスタは、ソ
ース・ドレイン層１０２、１０２あるいはソース・ドレ
イン電極１１１、１１１間にドレイン電圧を印加し、か
つゲート電極１０４あるいは１１５にゲート電圧を印加
することで活性層であるチャネル層１０１あるいはポリ
シリコン層１１３にキャリア対が生成され、オン状態と
なってドレイン電流が流れる一方、ゲート電圧を下げる
に従い上記キャリア対が生成されなくなってオフ状態と
して作用するもので、上述したような駆動回路等に組み
込まれて利用されているものである。

【０００５】ところで、上記薄膜トランジスタにおいて
は、そのトランジスタ特性に注目すると、オン電流を増
加させるとともにオフ電流を減少させて、オンオフ比を
向上させるのが望ましい。このように、オン電流を増加
させるとともにオフ電流を減少させて、オンオフ比を向
上させるには、チャネル層を薄くすることが知られてお
り、既に提案されてもいる（特開平２−１５１０７１号
公報）。

【０００６】

【発明が解決しようとする課題】しかし、上記従来技術
の場合には、次のような問題点を有している。すなわ
ち、図３に示すコプレーナ型の薄膜トランジスタの場合
には、オンオフ比を向上させるためにポリシリコンチャ
ネル層１０１を薄くすると、ソース・ドレイン層１０
２、１０２も同様に薄くなり、Ａｌ等からなる電極配線
１０６、１０６形成時のＡｌとＳｉの相互拡散のために
コンタクト抵抗が増大してしまうという問題点があっ
た。

【０００７】また、このコプレーナ型の薄膜トランジス
タの場合には、ゲート逆バイアス時のゲート・ドレイン
間の高電界によるリーク電流の増加は避けられないとい
う問題点もあった。

【０００８】すなわち、ポリシリコン薄膜トランジスタ
のＩ_D−Ｖ_g特性（図５）において、ゲート電圧が逆バ
イアスになった時のソース・ドレイン間のリーク電流
（Ｉ_leak）は、ドレイン付近のチャネル領域で、ゲート
ドレイン間の高電界により電子正孔対が発生し、リーク
電流の原因となることが知られている（Ｓ．Ｓｅｋｉ，
ＩＥＥＥＥlectron Ｄevice Ｌetters，ｖｏｌ．ＥＤ
Ｌ−８，Ｎｏ．９，Ｓｅｐ．１９８７）。

【０００９】ところで、このリーク電流を減少させるた
めには、ゲート逆バイアス時のドレイン近傍のチャネル
領域での電界を緩和するように、ソース・ドレイン部を
ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造にすること
や、スタガー型構造にしてゲート逆バイアス時のドレイ
ン近傍のチャネル領域での電界を緩和し、疑似的なＬＤ
Ｄ構造とすることが知られている（Ｓ．Ｋａｎｅｋｏ，
ＩＥＥＥＴrans．ＯnＥlectron Ｄevices，ｖｏｌ．
３６，Ｎｏ．１２，Ｄｅｃ．１９８９）。

【００１０】一方、図４に示す順スタガー型の薄膜トラ
ンジスタの場合には、ポリシリコン薄膜トランジスタで
あり、本構造の薄膜トランジスタにおいては、上記理由
によりゲート逆バイアス時のリーク電流は減少するが、
ソース・ドレイン部をポリシリコンチャネル層が覆う形
であるため、ポリシリコンチャネル層がソース・ドレイ
ン部の段差を越えなければならない。そのため、ポリシ
リコン層を余り薄くするとポリシリコンチャネル層がソ
ース・ドレイン部の段差を越えることができなくなるた
め、ポリシリコン層をある程度以上薄くすることができ
ず、結果的にオンオフ比を向上させることができないと
いう問題点があった。

【００１１】

【課題を解決するための手段】そこで、この発明は、上
記従来技術の問題点を解決するためになされたもので、
その目的とするところは、オンオフ比を向上させること
ができ、しかもゲート逆バイアス時のリーク電流を減少
させることが可能な薄膜トランジスタを提供することに
ある。

【００１２】すなわち、この発明は、絶縁性基板と、こ
の絶縁性基板上に形成されたソース・ドレイン電極と、
このソース・ドレイン電極上に積層されたソース・ドレ
イン領域と、このソース・ドレイン領域上に積層される
ポリシリコンからなる活性層と、この活性層上に絶縁膜
を介して形成されるゲート電極とを具備する薄膜トラン
ジスタにおいて、上記ソース・ドレイン領域間に絶縁層
を介在させてソース・ドレイン領域間を平坦に形成する
とともに、この平坦化されたソース・ドレイン領域間の
領域上に活性層を形成し、かつ上記ソース・ドレイン領
域の上部に低濃度の不純物拡散領域を形成するように構
成されている。

【００１３】

【作用】この発明においては、ソース・ドレイン領域間
に絶縁層を介在させてソース・ドレイン領域間を平坦に
形成するとともに、この平坦化されたソース・ドレイン
領域間の領域上に活性層を薄層に形成するように構成さ
れているので、上記活性層を平坦かつ超薄膜に形成する
ことが可能となり、トランジスタ特性におけるオンオフ
比を向上させることができるとともに、上記ソース・ド
レイン領域の上部に低濃度の不純物拡散領域を形成する
ように構成されているので、疑似的なＬＤＤ構造を形成
することができ、ゲート逆バイアス時のリーク電流を減
少させることが可能となる。

【００１４】

【実施例】以下にこの発明を図示の実施例に基づいて説
明する。

【００１５】図１はこの発明に係る薄膜トランジスタの
一実施例を示すものである。

【００１６】この実施例に係る薄膜トランジスタは、図
１に示すように、ガラス基板等からなる絶縁性基板１
と、この絶縁性基板１上に所定の間隔を隔てて孤立した
状態に積層されるソース・ドレイン電極２、２と、これ
らのソース・ドレイン電極２、２上に積層された高濃度
ソース・ドレイン領域３、３と、上記絶縁性基板１上の
ソース・ドレイン電極２、２及び高濃度ソースドレイン
領域３、３以外の部分に、積層されたソースドレイン電
極２、２及び高濃度ソースドレイン領域３、３の厚さと
等しい厚さに積層された下地絶縁膜４と、上記高濃度ソ
ースドレイン領域３、３上に薄層に積層された低濃度ソ
ースドレイン領域５、５と、上記２つの高濃度ソースド
レイン領域３、３間に位置する下地絶縁膜４上に積層さ
れた多結晶シリコン（Ｐｏｌｙ−Ｓｉ）層６と、これら
低濃度ソースドレイン領域５、５及び多結晶シリコン層
６を覆うように下地絶縁膜４上に積層されたゲート絶縁
膜７と、このゲート絶縁膜７上に多結晶シリコン層６よ
りもわずか幅が広く積層され、両端部がわずか低濃度ソ
ースドレイン領域５、５上に位置するように積層された
ゲート電極８と、このゲート電極８を覆う保護膜９とか
ら構成されている。

【００１７】また、上記薄膜トランジスタは、次のよう
にして製造される。

【００１８】まず、図２（ａ）に示すように、絶縁性基
板１上にタンタル（Ｔａ）等の高融点金属もしくはタン
グステン（Ｗ）の珪素化合物であるシリサイド（ＷＳｉ
ｘ）等の電極形成材料を７５０Åの厚さに一様に成膜し
た後、ソース・ドレイン電極２、２及びこれに接続され
る下部配線（図示せず）としてパターニングを行なう。
このソース・ドレイン電極２、２及びこれに接続される
下部配線のパターニングは、既知のように、絶縁性基板
１上に一様に成膜された電極形成材料の薄膜上に感光性
樹脂を塗布した後、ソース・ドレイン電極２、２等の形
状に対応した所定の開口部を有するマスクを介して露光
し、被露光部以外の感光性樹脂を除去してこれに対応し
た領域の電極形成材料の薄膜をエッチングにより除去す
ることによって行われる。

【００１９】次に、上記のごとくソース・ドレイン電極
２、２が形成された絶縁性基板１上に、ＬＰ（減圧）Ｃ
ＶＤ法を用いて、（ｎ＋）ポリシリコンを５００Åの厚
さに成膜した後、絶縁性基板１の裏面から露光を行う裏
面露光を用いたフォトリソグラフィーにより、図２
（ｂ）に示すように、ソース・ドレイン領域３、３を形
成する。

【００２０】その後、上記ソース・ドレイン電極２、２
及びソース・ドレイン領域３、３が形成された絶縁性基
板１上に、図２（ｃ）に示すように、ＬＰＣＶＤ法もし
くはＰＥ（プラズマ励起）ＣＶＤ法により、下地絶縁層
４を構成するＳｉＯｘを１μｍの厚さに成膜した後、図
２（ｄ）に示すように、レジスト１０をスピン塗布法で
１．７μｍの厚さに塗布して平坦化を行なう。

【００２１】次に、レジストエッチバック法により、上
記レジスト１０とＳｉＯｘ４をエッチングし、図２
（ｅ）に示すように、ソース・ドレイン電極２、２及び
ソース・ドレイン領域３、３を下地絶縁層４を構成する
ＳｉＯｘに平坦に埋め込む。

【００２２】さらに、ＬＰＣＶＤ法により、温度５５０
℃、圧力０．１Ｔｏｒｒの条件下、ＳｉＨ₄を１分間に
１００ｃｃすなわち１００ｓｃｃｍの割合で送り、アモ
ルファスシリコンを３００Åの厚さに成膜した後、図２
（ｆ）に示すように、このアモルファスシリコン層１１
を各薄膜トランジスタ素子に対応した領域に分離して島
状にパターニングを行なう。なお、これらの各アモルフ
ァスシリコン層１１は、図２（ｆ）に示すように、２つ
のソース・ドレイン領域３、３に渡ってこれらのソース
・ドレイン領域３、３よりもやや幅が広く形成されてい
る。

【００２３】その後、上記の如く各層が積層された絶縁
性基板１を、温度６００℃、Ｎ₂雰囲気中で４８時間ア
ニールすることにより、図２（ｇ）に示すように、２つ
のソース・ドレイン領域３、３間の下地絶縁層４上に位
置するアモルファスシリコン層１１は結晶化され、ポリ
シリコン層６を得ると同時に、ソース・ドレイン領域
３、３上に位置するアモルファスシリコン層１１は、下
層のソース・ドレイン領域３、３から不純物（リン等）
が拡散し、（ｎ−）のポリシリコン層である低濃度ソー
ス・ドレイン領域５、５となる。

【００２４】次に、上記の如くポリシリコン層６及び低
濃度ソース・ドレイン領域５、５が形成された絶縁性基
板１上に、図２（ｈ）に示すように、ＬＰＣＶＤ法によ
り、ゲート絶縁膜７を１０００Åの厚さに成膜した後、
ゲート電極８及び上部配線（図示せず）としてＡｌ−Ｓ
ｉを８０００Åの厚さに形成する。

【００２５】そして、最後に、上記ゲート電極８及び上
部配線（図示せず）を保護膜９によって覆うことによ
り、薄膜トランジスタを製造する。

【００２６】このように、上記実施例に係る薄膜トラン
ジスタは、ソース・ドレイン領域３，３間に下地絶縁膜
４を介在させてソース・ドレイン領域３、３間を平坦に
形成するとともに、この平坦化されたソース・ドレイン
領域３、３間の領域上にポリシリコン層６を薄層に形成
するように構成されているので、上記ポリシリコン層６
を平坦かつ超薄膜（５００Å以下）に形成することが可
能となり、トランジスタ特性におけるオンオフ比を向上
させることができるとともに、上記ソース・ドレイン領
域３、３の上部に低濃度の不純物拡散領域４、４を形成
するように構成されているので、疑似的なＬＤＤ構造を
形成することができ、ゲート逆バイアス時のリーク電流
を減少させることが可能となる。

【００２７】なお、上記実施例では、図２（ｇ）におい
て、温度６００℃、Ｎ₂雰囲気中で４８時間アニールす
ることにより、アモルファスシリコン層１１を結晶化す
る場合について説明したが、これに代わって、エキシマ
ーレーザーを用いてアニールすることにより、ポリシリ
コン層６と（ｎ−）のポリシリコン層である低濃度ソー
ス・ドレイン領域５、５とを得ることも可能である。そ
の際、エキシマーレーザーのエネルギー量としては、３
００ｍＪ／ｃｍ²程度に設定される。

【００２８】また、上記実施例では、図２（ａ）（ｂ）
に示すように、ソース・ドレイン電極２、２とその配線
及びその上のソース・ドレイン領域３、３を積層するに
際して、２つのマスク等を用いて２工程により形成する
場合について説明したが、ソース・ドレイン電極２、２
とその配線及びその上のソース・ドレイン領域３、３と
を連続膜で積層形成し、一度に両方の層をエッチングす
ることも可能である。

【００２９】

【発明の効果】この発明は、以上の構成及び作用よりな
るもので、オンオフ比を向上させるとともに、ゲート逆
バイアス時のリーク電流を減少させることが可能な薄膜
トランジスタを提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明に係る薄膜トランジスタの一
実施例を示す断面構成図である。

【図２】図２（ａ）〜（ｈ）は薄膜トランジスタの製
造工程を示す説明図である。

【図３】図３は従来の薄膜トランジスタを示す断面図
である。

【図４】図４は従来の他の薄膜トランジスタを示す断
面図である。

【図５】図５は従来の薄膜トランジスタの特性を示す
グラフである。

【符号の説明】

１絶縁性基板、２ソース・ドレイン電極、３高濃
度ソース・ドレイン領域、４下地絶縁膜、５低濃度
ソース・ドレイン領域、６多結晶シリコン層、７ゲ
ート絶縁膜、８ゲート電極、９保護層

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１月１１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来、この種の薄膜トランジスタとして
は、例えば、図４に示すコプレーナ型と呼ばれるもの
と、図５に示す順スタガー型と呼ばれるものなどがあ
る。上記コプレーナ型の薄膜トランジスタは、図４に示
すように、ガラス基板１００と、このガラス基板１００
上に設けられたポリシリコンからなるチャネル層１０１
と、このチャネル層１０１の両側に形成されるソース・
ドレイン層１０２、１０２と、これらチャネル層１０
１、ソース・ドレイン層１０２、１０２及びガラス基板
１００上を覆うゲート絶縁膜１０３と、このゲート絶縁
膜１０３上にチャネル層１０１に対応した位置に設けら
れるゲート電極１０４と、このゲート電極１０４を覆う
層間絶縁膜１０５と、この層間絶縁膜１０５の表面から
ソース・ドレイン層１０２、１０２に通電するための電
極配線１０６、１０６とから構成されている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】また、上記順スタガー型の薄膜トランジス
タは、図５に示すように、ガラス基板１１０と、このガ
ラス基板１１０上に積層されたソース・ドレイン電極１
１１、１１１と、このソース・ドレイン電極１１１、１
１１上に重ねて積層されたソース・ドレイン領域１１
２、１１２と、このソース・ドレイン領域１１２、１１
２を覆うようにガラス基板１１０上に積層され活性層を
構成するポリシリコン層１１３と、このポリシリコン層
１１３上に一様に積層されるゲート絶縁膜１１４と、こ
のゲート絶縁膜１１４上に２つのソース・ドレイン領域
１１２、１１２間に対応した位置に積層されるゲート電
極１１５と、このゲート電極１１５の表面を覆う保護膜
１１６とで構成されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】

【発明が解決しようとする課題】しかし、上記従来技術
の場合には、次のような問題点を有している。すなわ
ち、図４に示すコプレーナ型の薄膜トランジスタの場合
には、オンオフ比を向上させるためにポリシリコンチャ
ネル層１０１を薄くすると、ソース・ドレイン層１０
２、１０２も同様に薄くなり、Ａｌ等からなる電極配線
１０６、１０６形成時のＡｌとＳｉの相互拡散のために
コンタクト抵抗が増大してしまうという問題点があっ
た。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】すなわち、ポリシリコン薄膜トランジスタ
のＩ_Ｄ−Ｖ_ｇ特性（図６）において、ゲート電圧が逆バ
イアスになった時のソース・ドレイン間のリーク電流
（Ｉ_ｌｅａｋ）は、ドレイン付近のチャネル領域で、ゲ
ートドレイン間の高電界により電子正孔対が発生し、リ
ーク電流の原因となることが知られている（Ｓ．Ｓｅｋ
ｉ，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅ
ｔｔｅｒｓ，ｖｏｌ．ＥＤＬ−８，Ｎｏ．９，Ｓｅｐ．
１９８７）。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】一方、図５に示す順スタガー型の薄膜トラ
ンジスタの場合には、ポリシリコン薄膜トランジスタで
あり、本構造の薄膜トランジスタにおいては、上記理由
によりゲート逆バイアス時のリーク電流は減少するが、
ソース・ドレイン部をポリシリコンチャネル層が覆う形
であるため、ポリシリコンチャネル層がソース・ドレイ
ン部の段差を越えなければならない。そのため、ポリシ
リコン層を余り薄くするとポリシリコンチャネル層がソ
ース・ドレイン部の段差を越えることができなくなるた
め、ポリシリコン層をある程度以上薄くすることができ
ず、結果的にオンオフ比を向上させることができないと
いう問題点があった。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】さらに、ＬＰＣＶＤ法により、温度５５０
℃、圧力０．１Ｔｏｒｒの条件下、ＳｉＨ_４を１分間に
１００ｃｃすなわち１００ｓｃｃｍの割合で送り、アモ
ルファスシリコンを３００Åの厚さに成膜した後、図３
（ｆ）に示すように、このアモルファスシリコン層１１
を各薄膜トランジスタ素子に対応した領域に分離して島
状にパターニングを行なう。なお、これらの各アモルフ
ァスシリコン層１１は、図３（ｆ）に示すように、２つ
のソース・ドレイン領域３、３に渡ってこれらのソース
・ドレイン領域３、３よりもやや幅が広く形成されてい
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】その後、上記の如く各層が積層された絶縁
性基板１を、温度６００℃、Ｎ_２雰囲気中で４８時間ア
ニールすることにより、図３（ｇ）に示すように、２つ
のソース・ドレイン領域３、３間の下地絶縁層４上に位
置するアモルファスシリコン層１１は結晶化され、ポリ
シリコン層６を得ると同時に、ソース・ドレイン領域
３、３上に位置するアモルファスシリコン層１１は、下
層のソース・ドレイン領域３、３から不純物（リン等）
が拡散し、（ｎ−）のポリシリコン層である低濃度ソー
ス・ドレイン領域５、５となる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】次に、上記の如くポリシリコン層６及び低
濃度ソース・ドレイン領域５、５が形成された絶縁性基
板１上に、図３（ｈ）に示すように、ＬＰＣＶＤ法によ
り、ゲート絶縁膜７を１０００Åの厚さに成膜した後、
ゲート電極８及び上部配線（図示せず）としてＡｌ−Ｓ
ｉを８０００Åの厚さに形成する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】なお、上記実施例では、図３（ｇ）におい
て、温度６００℃、Ｎ_２雰囲気中で４８時間アニールす
ることにより、アモルファスシリコン層１１を結晶化す
る場合について説明したが、これに代わって、エキシマ
ーレーザーを用いてアニールすることにより、ポリシリ
コン層６と（ｎ−）のポリシリコン層である低濃度ソー
ス・ドレイン領域５、５とを得ることも可能である。そ
の際、エキシマーレーザーのエネルギー量としては、３
００ｍＪ／ｃｍ^２程度に設定される。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図２】図２（ａ）〜（ｅ）は薄膜トランジスタの製
造工程をそれぞれ示す説明図である。

【図３】図３（ｆ）〜（ｈ）は薄膜トランジスタの製
造工程をそれぞれ示す説明図である。

【図４】図４は従来の薄膜トランジスタを示す断面図
である。

【図５】図５は従来の他の薄膜トランジスタを示す断
面図である。

【図６】図６は従来の薄膜トランジスタの特性を示す
グラフである。

【符号の説明】１絶縁性基板、２ソース・ドレイン電極、３高濃
度ソース・ドレイン領域、４下地絶縁膜、５低濃度
ソース・ドレイン領域、６多結晶シリコン層、７ゲ
ート絶縁膜、８ゲート電極、９保護層

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図４】

【図５】

【図２】

【図３】

【図６】

Claims

【特許請求の範囲】

【請求項１】絶縁性基板と、この絶縁性基板上に形成
されたソース・ドレイン電極と、このソース・ドレイン
電極上に積層されたソース・ドレイン領域と、このソー
ス・ドレイン領域上に積層されるポリシリコンからなる
活性層と、この活性層上に絶縁膜を介して形成されるゲ
ート電極とを具備する薄膜トランジスタにおいて、上記
ソース・ドレイン領域間に絶縁層を介在させてソース・
ドレイン領域間を平坦に形成するとともに、この平坦化
されたソース・ドレイン領域間の領域上に活性層を形成
し、かつ上記ソース・ドレイン領域の上部に低濃度の不
純物拡散領域を形成したことを特徴とする薄膜トランジ
スタ。