JP2017152725A - 半導体装置 - Google Patents

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剛久 波多野
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祐朗 手塚
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英 本堂
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Abstract

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。【解決手段】酸化物半導体層、第１の導電層及び第２の導電層の積層によって構成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層されたコプレナー型のトランジスタにおいて、該ゲート電極層は、該第１の導電層と該ゲート絶縁層を介して重畳し、該第２の導電層と前記ゲート絶縁層を介して非重畳とする。【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（
ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その
他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜
鉛（Ｚｎ）を含む非晶質酸化物を用いたトップゲート型でコプレナー型（Ｃｏｐｌａｎｅ
ｒ Ｔｙｐｅ）のトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装
置の高速応答、高速駆動を実現するためには、活性層のチャネル形成領域となる領域に対
して、ゲート電極を確実に重畳させる構造が好適である。該構造により、ゲート電圧をソ
ース、ドレイン間にあるチャネル形成領域に確実に印加することができ、ソース、ドレイ
ン間の抵抗を低減することができる。
コプレナー型のトランジスタで、トランジスタのゲート電極の両側に離間してソース電極
及びドレイン電極を設ける場合、上面または断面を見た際、ゲート電極と、ソース電極及
びドレイン電極との間で間隙が形成されることとなる。該間隙は、トランジスタを動作さ
せる際に抵抗になる。
そのためシリコン系半導体材料では、前述の間隙となる半導体領域に不純物を注入し、該
間隙の領域の低抵抗化を図ることで、活性層のチャネル形成領域となる領域に対して、ゲ
ート電極を確実に重畳させ、オン特性の向上を図る構成がとられている。一方、酸化物半
導体を半導体材料に用いる場合は、該領域の低抵抗化を図るために、活性層のチャネル形
成領域となる領域に対して、ソース電極及びドレイン電極の端部と、ゲート電極の端部と
を一致または重畳して設ける構造が好適である。
しかしながら、上面または断面を見た際、トランジスタのソース電極及びドレイン電極の
端部と、ゲート電極の端部とを一致又は重畳する構成では、該電極間の短絡が問題となる
。この電極間の短絡は、ゲート絶縁層の、ソース電極及びドレイン電極、及び酸化物半導
体層に対するカバレッジ不良に起因する。特にトランジスタの微細化に伴うゲート絶縁層
の薄膜化時においては、カバレッジ不良が顕在化しやすい。
ソース電極及びドレイン電極上、及び酸化物半導体層上に形成されるゲート絶縁層は、特
にチャネル形成領域となる酸化物半導体層と接する領域において、カバレッジ不良などに
より短絡を生じやすくなってしまう。ソース電極及びドレイン電極は、オン特性の向上を
図るために、ゲート絶縁層と比べて厚膜化して設けることが多い。そのため、ゲート絶縁
層を薄膜化して形成する場合には、ソース電極及びドレイン電極の厚膜化に伴い、ソース
電極及びドレイン電極の端部におけるカバレッジ不良をさらに増加させてしまう。その結
果、電極間の短絡を生じやすくなり、信頼性の低下に繋がることとなる。
そこで本発明の一態様では、トランジスタのオン特性を向上させて、半導体装置の高速応
答、高速駆動を実現する際に、信頼性の高い構成を提供することを課題の一つとする。
本発明の一態様では、酸化物半導体層、第１の導電層及び第２の導電層の積層によって構
成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層
されたトランジスタにおいて、ゲート電極層は、第１の導電層とゲート絶縁層を介して重
畳し、第２の導電層とゲート絶縁層を介して非重畳とする半導体装置とする。
本発明の一態様は、絶縁表面を有する基板上に設けられた酸化物半導体層と、酸化物半導
体層上に部分的に設けられた第１の導電層と、第１の導電層上に部分的に設けられた第２
の導電層と、酸化物半導体層上、第１の導電層上及び第２の導電層上に設けられたゲート
絶縁層と、ゲート絶縁層を介して酸化物半導体層上に設けられたゲート電極層と、を有し
、ゲート電極層は、第１の導電層とゲート絶縁層を介して重畳し、第２の導電層とゲート
絶縁層を介して非重畳とする半導体装置である。
本発明の一態様は、絶縁表面を有する基板上に設けられた酸化物半導体層と、酸化物半導
体層上に部分的に設けられた第１の導電層と、第１の導電層上に部分的に設けられた第２
の導電層と、第２の導電層上に設けられた絶縁層と、酸化物半導体層上、第１の導電層上
、第２の導電層上及び絶縁層上に設けられたゲート絶縁層と、ゲート絶縁層を介して酸化
物半導体層上に設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層とゲ
ート絶縁層を介して重畳し、第２の導電層とゲート絶縁層を介して非重畳とする半導体装
置である。
本発明の一態様は、絶縁表面を有する基板上に設けられた酸化物半導体層と、酸化物半導
体層上に部分的に設けられた第１の導電層と、第１の導電層上に部分的に設けられた絶縁
層と、絶縁層上に部分的に設けられ、絶縁層の開口部において第１の導電層に接して設け
られた第２の導電層と、酸化物半導体層上、第１の導電層上、第２の導電層上及び絶縁層
上に設けられたゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層上に設けられたゲ
ート電極層と、を有し、ゲート電極層は、第１の導電層とゲート絶縁層を介して重畳し、
第２の導電層とゲート絶縁層を介して非重畳とする半導体装置である。
本発明の一態様は、絶縁表面を有する基板上の、埋め込み導電層を部分的に有する絶縁層
上に設けられた酸化物半導体層と、酸化物半導体層上に部分的に設けられた第１の導電層
と、第１の導電層上に部分的に設けられた第２の導電層と、酸化物半導体層上、第１の導
電層上及び第２の導電層上に設けられたゲート絶縁層と、ゲート絶縁層を介して酸化物半
導体層上に設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層とゲート
絶縁層を介して重畳し、第２の導電層とゲート絶縁層を介して非重畳とする半導体装置で
ある。
本発明の一態様において、埋め込み導電層を部分的に有する絶縁層は、酸化物半導体層の
開口部において、埋め込み導電層が第１の導電層に接して設けられている半導体装置が好
ましい。
本発明の一態様において、埋め込み導電層を部分的に有する絶縁層は、埋め込み導電層上
に、埋め込み酸化物半導体層を有する半導体装置が好ましい。
本発明の一態様において、埋め込み導電層及び埋め込み酸化物半導体層を部分的に有する
絶縁層は、酸化物半導体層の開口部において、埋め込み酸化物半導体層が第１の導電層に
接して設けられている半導体装置が好ましい。
本発明の一態様において、第１の導電層の膜厚は、５ｎｍ以上２０ｎｍ以下である半導体
装置が好ましい。
本発明の一態様において、ゲート絶縁層の膜厚は、１０ｎｍ以上２０ｎｍ以下である半導
体装置が好ましい。
本発明の一態様において、酸化物半導体層の膜厚は、５ｎｍ以上２０ｎｍ以下である半導
体装置が好ましい。
本発明の一態様において、絶縁表面を有する基板上には、バッファ層が設けられている半
導体装置が好ましい。
本発明の一態様において、バッファ層は、アルミニウム、ガリウム、ジルコニウム、ハフ
ニウム、又は希土類元素から選択された一以上の元素の酸化物を含む層である半導体装置
が好ましい。
本発明の一態様において、酸化物半導体層は、ｃ軸配向した結晶を含む半導体装置が好ま
しい。
より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や
電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼
性の高い構成を提供することができる。
半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を示す断面図、平面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置を用いた電子機器の一形態を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は
多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
したがって本実施の形態の記載内容に限定して解釈されるものではない。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
（実施の形態１）
本実施の形態では、開示する発明の一態様にかかる半導体装置及び半導体装置の作製方法
について、図１乃至図４を用いて説明する。
図１は、半導体装置の構成の一例であるトランジスタ４２０の断面図である。なおトラン
ジスタ４２０はチャネル形成領域が１つ形成されるシングルゲート構造を示すが、チャネ
ル形成領域が２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構
造であってもよい。
トランジスタ４２０は、絶縁表面を有する基板４００上に、バッファ層４３６と、酸化物
半導体層４０３と、第１の導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４６５
ｂと、絶縁層４０７と、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０
８と、を有する（図１参照）。
本実施の形態で開示する図１の構造は、トランジスタ４２０のソース電極及びドレイン電
極として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳する
領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させる。また本実
施の形態で開示する図１の構造は、トランジスタ４２０のソース電極及びドレイン電極と
して機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と重畳する領域
において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない。
本実施の形態で開示する図１の構造は、トランジスタ４２０のソース電極及びドレイン電
極となる第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極となるゲート電極層４０
１の端部とを重畳して設けることができる。そのため、トランジスタのオン特性（例えば
、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現す
ることができる。
また本実施の形態で開示する図１の構造は、トランジスタのソース電極及びドレイン電極
となる第１の導電層４０５ａ、４０５ｂを薄膜化することができる。第１の導電層４０５
ａ、４０５ｂを薄膜化することで、特に酸化物半導体層４０３のチャネル形成領域周辺で
の、ゲート絶縁層４０２を形成する際の表面の段差を小さくすることができる。従って、
ゲート絶縁層４０２は、カバレッジを良好にして形成することができる。カバレッジ不良
を低減することで、電極間の短絡の発生を抑制し、信頼性の向上を図ることができる。加
えて、本実施の形態で開示する図１の構造は、トランジスタのソース電極及びドレイン電
極となる第２の導電層４６５ａ、４６５ｂの端部と、ゲート電極となるゲート電極層４０
１の端部とを重畳させないで設けることができる。そのため、第１の導電層４０５ａ、４
０５ｂに比べて第２の導電層４６５ａ、４６５ｂを厚膜化しても、電極間の短絡がない。
したがって、第２の導電層４６５ａ、４６５ｂを厚膜化することで、電極間での短絡を引
き起こすことなく、ソース電極及びドレイン電極を流れる電流を大きくすることができる
。
また本実施の形態で開示する図１の構造は、第１の導電層４０５ａ、４０５ｂを薄膜化す
ることで、エッチング等の工程により第１の導電層４０５ａ、４０５ｂを加工する際の所
要期間を短くすることができる。そのため第１の導電層４０５ａ、４０５ｂをエッチング
等の工程で加工する際に生じる、酸化物半導体層４０３へのダメージを低減することがで
きる。そのため、信頼性の向上を図ることができる。
また本実施の形態で開示する図１の構造は、ゲート絶縁層４０２を薄膜化したコプレナー
構造とすることができ、平坦性を高めたバッファ層４３６上に、酸化物半導体層４０３を
薄膜化して形成することができる。ゲート絶縁層４０２及び酸化物半導体層４０３を薄膜
化することで、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させ
ることも可能である。トランジスタを完全空乏型で動作させることで、高集積化、高速駆
動化、低消費電力化を図ることができる。
また、本実施の形態で開示する図１の構造は、第２の導電層４６５ａ、４６５ｂと絶縁層
４０７とを重畳して設け、側面をエッチング等の加工によりテーパー状とすることができ
る。そのため第２の導電層４６５ａ、４６５ｂを厚膜化しても、カバレッジを良好にする
ことができる。
以上説明したように、本実施の形態で開示する図１の構成では、トランジスタのソース電
極及びドレイン電極を流れる電流を低減させることなく、トランジスタのソース電極及び
ドレイン電極と、ゲート電極とを重畳して設けることができ、オン特性を向上させること
ができる。さらに本実施の形態で開示する図１の構成では、ゲート絶縁層のカバレッジ不
良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化することができる。この
場合、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成すること
ができ好適である。
次いで、図２（Ａ）乃至（Ｅ）に、図１で示したトランジスタ４２０の作製方法の一例を
示す。
まず、絶縁表面を有する基板４００上にバッファ層４３６を形成する。バッファ層４３６
は、バッファ層４３６上に形成される酸化物半導体層４０３と絶縁表面を有する基板４０
０との反応を抑制するための層である。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
バッファ層４３６は、酸化物半導体層４０３と接する層であるため、酸化物半導体層４０
３と同種の成分でなる酸化物を用いるのが好ましい。具体的には、アルミニウム（Ａｌ）
、ガリウム（Ｇａ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等の酸化物半導体層４
０３の構成元素、または、アルミニウム、ガリウム等と同族の元素である希土類元素、か
ら選択された一以上の元素の酸化物を含む層とするのが好ましい。また、これらの元素の
うち、ＩＩＩ族元素であるアルミニウム、ガリウム、または希土類元素の酸化物を用いる
のがより好ましい。また、希土類元素としてはスカンジウム（Ｓｃ）、イットリウム（Ｙ
）、セリウム（Ｃｅ）、サマリウム（Ｓｍ）またはガドリニウム（Ｇｄ）を用いるのが好
ましい。このような材料は、酸化物半導体層４０３と相性がよく、これをバッファ層４３
６に用いることで、酸化物半導体層４０３との界面の状態を良好にすることができる。ま
た、酸化物半導体層４０３の結晶性を向上させることができる。
なお、酸化物半導体層４０３をトランジスタ４２０の活性層として用いるため、バッファ
層４３６のエネルギーギャップは酸化物半導体層４０３よりも大きいことが求められ、バ
ッファ層４３６は絶縁性を有するのが好ましい。
バッファ層４３６は、単層でも積層でもよい。
バッファ層４３６の作製方法としては特に限定はなく、プラズマＣＶＤ法又はスパッタリ
ング法等を用いて形成することができる。
バッファ層４３６の表面は、平坦化処理を行ってもよい。平坦化処理としては、特に限定
されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用い
ることができる。
次に、バッファ層４３６上に酸化物半導体層４０３を形成する。
酸化物半導体層４０３を形成する際、できる限り酸化物半導体層４０３に含まれる水素濃
度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法
を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとし
て、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的
にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。
また、酸化物半導体層４０３、バッファ層４３６を大気に解放せずに連続的に形成するこ
とが好ましい。酸化物半導体層４０３、バッファ層４３６を大気に曝露せずに連続して形
成すると、これらの界面に水素や水分などの不純物が吸着することを防止することができ
る。
また、基板４００を高温に保持した状態で酸化物半導体層４０３を形成することも、酸化
物半導体層４０３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加
熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２
００℃以上３５０℃以下とすればよい。また、酸化物半導体層４０３の形成時に基板４０
０を高温で加熱することで、結晶性を有する酸化物半導体層を形成することができる。
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニ
ウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ
）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有する
ことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
なお、酸化物半導体層４０３は、形成時に酸素が多く含まれるような条件（例えば、酸素
１００％の雰囲気下でスパッタリング法で形成するなど）で形成し、酸素を多く含む（好
ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な
領域が含まれている）ことが好ましい。
また酸化物半導体層４０３の形成時に用いるスパッタリングガスは水素、水、水酸基又は
水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性
を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減
され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体層を用いる
ことにより、トランジスタのオフ電流を下げることができる。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端
子の電位を基準としたときのゲートの電位が０以下であるときに、ソース端子とドレイン
端子の間に流れる電流のことを意味する。
なお酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの
状態を採ることができる。特に酸化物半導体層４０３として用いる酸化物半導体は、結晶
領域及びアモルファス領域を含む混合層であり、結晶性を有する酸化物半導体とすること
が好ましい。
結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦
性を高めればより高い移動度を得ることができる。表面の平坦性を高めるためには、平坦
な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が
１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成
するとよい。
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される
。
Figure 2017152725
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，
ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可
能である。
結晶性を有する酸化物半導体は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、
非晶質相に数ｎｍから数十ｎｍの結晶部及び非晶質を有する結晶−非晶質混相構造の酸化
物半導体である。なお、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅ
ｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によるＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部
との境界は明確ではない。また、ＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともい
う。）は確認できない。ＣＡＡＣ−ＯＳが粒界を有さないため、粒界に起因する電子移動
度の低下が起こりにくい。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有
し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列
している。なお、結晶部同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
なお、ＣＡＡＣ−ＯＳ中の、非晶質部および結晶部の占める割合が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳの表面側から結晶成長させる場合、ＣＡＡＣ−ＯＳの表面の近傍
は結晶部の占める割合が高くなり、被形成面の近傍は非晶質部の占める割合が高くなるこ
とがある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃うため、ＣＡＡＣ−ＯＳ形状（被形成面の断面形状または表面の断面形状）に
よって、結晶部同士のｃ軸の方向が異なることがある。なお、結晶部のｃ軸の方向は、Ｃ
ＡＡＣ−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成
膜後または成膜後に加熱処理などの結晶化処理を行うことで形成される。
ＣＡＡＣ−ＯＳを用いることで、可視光や紫外光の照射によるトランジスタの電気特性の
変動が低減されるため、信頼性の高いトランジスタを得ることができる。
上述した酸化物半導体層４０３の一例としては、Ｉｎ（インジウム）、Ｇａ（ガリウム）
、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法で形成したＩｎ−Ｇａ−
Ｚｎ系酸化物があげられる。酸化物半導体層４０３は、１ｎｍ以上３０ｎｍ以下（好まし
くは５ｎｍ以上２０ｎｍ以下）として形成することができる。
なおＣＡＡＣ−ＯＳを成膜する場合は、例えば、多結晶である酸化物半導体スパッタリン
グ用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ター
ゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ
面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒
子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態
を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳを成膜することができる。
Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、ま
たは３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子
数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体層を形成する
ことで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺ
ｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％
未満である。充填率の高いターゲットを用いることにより、形成した酸化物半導体層は緻
密な層となる。
そして酸化物半導体層は、減圧状態に保持された処理室内に基板を保持し、処理室内の残
留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを
用いて形成すればよい。形成時に、基板温度を１００℃以上６００℃以下、好ましくは２
００℃以上４００℃以下としても良い。基板を加熱しながら形成することにより、形成し
た酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリング
による損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプ
を用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーシ
ョンポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールド
トラップを加えたものであってもよい。クライオポンプを用いて形成室を排気すると、例
えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純
物の濃度を低減できる。
なお、スパッタリング法等で形成された酸化物半導体層中には、不純物としての水分また
は水素（水酸基を含む）が多量に含まれていることがある。そのため酸化物半導体層中の
水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体
層に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下
、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計
を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１
ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
酸化物半導体層に加熱処理を施すことで、酸化物半導体層中の水分または水素を脱離させ
ることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下
程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、酸化物半導体層中の水分または水素を脱離させるための熱処理は、酸化物半導体層
４０３の形成後であって後に形成する層間絶縁層４０８の形成前であれば、トランジスタ
４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化の
ための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
また、上記加熱処理により、酸化物半導体層から酸素が脱離し、酸化物半導体層内に酸素
欠損が形成される場合がある。よって、後の工程で酸化物半導体層と接するゲート絶縁層
として、酸素を含むゲート絶縁層を用いることが好ましい。そして、酸素を含むゲート絶
縁層を形成した後、加熱処理を施すことで、上記ゲート絶縁層から酸化物半導体層に酸素
が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導
体層に含まれる酸化物半導体の、化学量論的組成を満たすことができる。その結果、酸化
物半導体層をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のば
らつきを軽減し、電気的特性の向上を実現することができる。
なお、酸素を酸化物半導体層に供与するための加熱処理は、窒素、超乾燥空気、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃
以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以
下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジ
カル、酸素原子、酸素イオン、のいずれかを含む）を導入して層内に酸素を供給してもよ
い。
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して層内に酸素を
導入することによって、酸化物半導体層４０３を高純度化、及びｉ型化することができる
。高純度化し、ｉ型化した酸化物半導体層４０３を有するトランジスタは、電気特性変動
が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
酸化物半導体層４０３は、層状の酸化物半導体層をフォトリソグラフィ工程により島状の
酸化物半導体層４０３に加工して形成することができる。
なお、酸化物半導体層４０３のエッチングは、ドライエッチングでもウェットエッチング
でもよく、両方を用いてもよい。例えば、酸化物半導体層４０３のウェットエッチングに
用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる
。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
なお図２（Ａ）では、島上の酸化物半導体層４０３は端部に２０度乃至５０度のテーパー
を有している。端部が垂直であると酸素が抜けやすく酸素欠陥を生じやすいが、端部にテ
ーパーを有することで酸素欠陥を抑制することができる。該酸素欠陥の抑制により、トラ
ンジスタ４２０のリーク電流（寄生チャネル）の発生を低減することができる。
次いで、酸化物半導体層４０３上及びバッファ層４３６上に、ソース電極層及びドレイン
電極層（これと同じ層で形成される配線を含む）となる第１の導電層４０５を形成する。
該第１の導電層４０５は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びド
レイン電極層に用いる第１の導電層４０５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、
Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化
物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる
。
なお、Ａｌ、Ｃｕなどの金属膜を第１の導電層４０５として用いる場合には、該金属膜の
下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化
物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成とする
ことが好ましい。
また、ソース電極層、及びドレイン電極層に用いる第１の導電層４０５としては、導電性
の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ
３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ
３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又
はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
上述した第１の導電層４０５は、後に形成する第２の導電層４６５よりも薄膜化しておく
ことが好ましい。具体的には、後に形成するゲート絶縁層４０２がカバレッジ不良を起こ
さない程度に薄膜化しておくことが好ましく、１ｎｍ以上３０ｎｍ以下（好ましくは１０
ｎｍ以上２０ｎｍ以下）として形成すればよい。
次いで、第１の導電層４０５上に、ソース電極層及びドレイン電極層（これと同じ層で形
成される配線を含む）となる第２の導電層４６５を形成する。
該第２の導電層４６５は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びド
レイン電極層に用いる第２の導電層４６５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、
Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化
物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる
。
また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高
融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングス
テン膜）を積層させた構成としても良い。
また、ソース電極層、及びドレイン電極層に用いる第２の導電層４６５としては、導電性
の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ
３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ
３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又
はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
なお第２の導電層４６５にＡｌ、Ｃｕなどの金属膜を単層で用いる場合には、特に、第１
の導電層４０５には、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒
化チタン膜、窒化モリブデン膜、窒化タングステン膜）を用いる構成が好ましい。該構成
により、第２の導電層４６５にＡｌ、Ｃｕを用いることで配線抵抗を低減することができ
るとともに、酸化物半導体層とＡｌ、Ｃｕとが直接接触することでＡｌ、Ｃｕが酸化して
しまい抵抗が増加するといった不具合を低減することができる。また第２の導電層４６５
は、後の工程（図２（Ｂ）での工程）でエッチングを行う際、第１の導電層４０５より選
択比が高い条件となる材料を選択しておくことが好ましい。
上述した第２の導電層４６５は、第１の導電層４６５よりも厚膜化しておくことが好まし
い。具体的には第２の導電層４６５は、ソース電極またはドレイン電極として機能する際
、配線抵抗が大きくならない程度として形成すればよく、厚さは特に限定されない。
次いで、第２の導電層４６５上に絶縁層４０７を形成する。なお、絶縁層４０７は必須の
構成要素ではないが、後の工程で第１の導電層４０５及び第２の導電層４６５を加工する
際のマスクとして、またはソース電極またはドレイン電極の上面を保護する保護層として
有効である。
絶縁層４０７は、ＣＶＤ法やスパッタリング法等を用いて成膜することができる。また、
絶縁層４０７は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム
、酸化ハフニウム、酸化タンタルなどを含むように成膜するのが好適である。なお、絶縁
層４０７は、単層構造としても良いし、積層構造としても良い。なお、絶縁層４０７の厚
さは特に限定されない。
以上が図２（Ａ）までの工程の説明である。
次いで、フォトリソグラフィ工程により絶縁層４０７上にレジストマスクを形成し、第２
の導電層４６５及び絶縁層４０７に対し、部分的にエッチング処理を行って第２の導電層
４６５ａ、４６５ｂを形成した後、レジストマスクを除去する。該エッチング処理により
、第２の導電層４６５及び絶縁層４０７が酸化物半導体層４０３上で分離される。分離さ
れた第２の導電層４６５ａ、４６５ｂは、トランジスタ４２０のソース電極層、ドレイン
電極層となる。
以上が図２（Ｂ）までの工程の説明である。
次いで、フォトリソグラフィ工程により第１の導電層４０５上にレジストマスクを形成し
、部分的にエッチング処理を行って第１の導電層４０５ａ、４０５ｂを形成した後、レジ
ストマスクを除去する。該エッチング処理により、第１の導電層４０５が酸化物半導体層
４０３上で分離される。分離された第１の導電層４０５ａ、４０５ｂは、トランジスタ４
２０のソース電極層、ドレイン電極層となる。
なお第１の導電層４０５を第２の導電層４６５よりも薄膜化して形成しておくことで、酸
化物半導体層４０３上に形成された第１の導電層４０５の厚さを均一にしておくことが可
能になる。また第１の導電層４０５を薄膜化して形成しておくことで、前述のエッチング
工程により第１の導電層４０５を加工する際の所要期間を短くすることができる。そのた
め第１の導電層４０５を加工する際に生じる、酸化物半導体層４０３へのダメージを低減
することができる。そのため、信頼性の向上を図ることができる。
以上が図２（Ｃ）までの工程の説明である。
次いで、酸化物半導体層４０３、第１の導電層４０５ａ、４０５ｂ、第２の導電層４６５
ａ、４６５ｂ及び絶縁層４０７を覆うゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ
以下の厚さとし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ
法等を適宜用いて形成することができる。また、ゲート絶縁層４０２は、スパッタリング
ターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパ
ッタ装置を用いて形成してもよい。
ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シ
リコン膜を用いて形成することができる。
ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好
ましい。特に、ゲート絶縁層４０２は、層内（バルク中）に少なくとも化学量論的組成を
超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シ
リコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。
本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である
酸化シリコンを用いる。この酸化シリコンをゲート絶縁層４０２として用いることで、酸
化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリー
ク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構
造としても良い。
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート
絶縁層４０２上に形成する。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金
材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元
素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどの
シリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構
造としてもよい。
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコ
ンを添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記
導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の
仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電
圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
以上が図２（Ｄ）までの工程の説明である。
次いで、ゲート絶縁層４０２、ゲート電極層４０１上に層間絶縁層４０８を形成する（図
２（Ｅ）参照）。
層間絶縁層４０８は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により形成す
ることができる。層間絶縁層４０８は、代表的には酸化シリコン、酸化窒化シリコン、酸
化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁層などを用いることができる。
また、層間絶縁層４０８として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム
、酸化ジルコニウム、酸化ランタン、酸化バリウム、又は金属窒化物（例えば、窒化アル
ミニウム膜）も用いることができる。
層間絶縁層４０８は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウ
ム膜の積層を用いることができる。
層間絶縁層４０８は、スパッタリング法など、層間絶縁層４０８に水、水素等の不純物を
混入させない方法を適宜用いて形成することが好ましい。また、層間絶縁層４０８は、酸
素を過剰に含む膜とすると、酸化物半導体層４０３に接するゲート絶縁層４０２を介した
酸化物半導体層４０３への酸素の供給源となるために好ましい。
本実施の形態では、層間絶縁層４０８として膜厚１００ｎｍの酸化シリコン膜を、スパッ
タリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下にお
いて行うことができる。
酸化物半導体層の成膜時と同様に、層間絶縁層４０８の成膜室内の残留水分を除去するた
めには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオ
ポンプを用いて排気した成膜室で成膜した層間絶縁層４０８に含まれる不純物の濃度を低
減できる。また、層間絶縁層４０８の成膜室内の残留水分を除去するための排気手段とし
ては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
層間絶縁層４０８を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は
水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層４０３上に設けられる層間絶縁層４０８として用いることのできる酸化ア
ルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮
断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分
材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平
坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を
用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、
平坦化絶縁膜を形成してもよい。
なお本実施の形態で開示するトランジスタの構造では、ソース電極及びドレイン電極とな
る第１の導電層４０５ａ及び第１の導電層４０５ｂ間の距離Ｌｃがトランジスタ４２０の
チャネル長となる。本実施の形態で開示する構造において、ゲート電極層４０１のチャネ
ル長方向の長さをＬｇとし、チャネル長をＬｃとすると、図３（Ａ）に示すように同じ長
さとなるか、若しくは図３（Ｂ）に示すようにＬｇがＬｃより長くなるように設けること
ができる。つまり、本実施の形態で開示するトランジスタの構造は、トランジスタのソー
ス電極及びドレイン電極となる第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極と
なるゲート電極層４０１の端部とを重畳して設けることができる構造である。そのため、
トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装
置の高速応答、高速駆動を実現することができる。
以上の工程で、本実施の形態のトランジスタ４２０が作製される（図２（Ｅ）参照）。イ
ンジウム、亜鉛、及び酸素を少なくとも含む酸化物半導体層４０３を用い、トランジスタ
のソース電極及びドレイン電極と、ゲート電極とを重畳して設け、且つカバレッジを良好
にしたトランジスタを実現できる。そして、トランジスタのオン特性を向上させて、半導
体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供することができる
。
ここで、図１に示したトランジスタ４２０の変形例について、図４を用いて説明する。図
４の説明において、図１と同一部分又は同様な機能を有する部分については、繰り返しの
説明は省略する。また同じ箇所の詳細な説明は省略する。
図４に示すトランジスタの構造は、第１の導電層と第２の導電層とを直接積層する図１の
トランジスタの構造と異なり、第１の導電層と第２の導電層との間に絶縁層を設ける構造
である。
図４は、図１のトランジスタ４２０の構成とは異なる一例であるトランジスタ４３０の断
面図である。
トランジスタ４３０は、絶縁表面を有する基板４００上に、バッファ層４３６と、酸化物
半導体層４０３と、第１の導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４６５
ｂと、絶縁層４１７と、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０
８と、を有する（図４参照）。
図４の構造は、図１の構造と同様に、トランジスタ４３０のソース電極及びドレイン電極
として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳する領
域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させている。また図
４の構造は、図１の構造と同様に、トランジスタ４３０のソース電極及びドレイン電極と
して機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と重畳する領域
において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない。
そのため図４の構造は、トランジスタのソース電極及びドレイン電極を流れる電流を低減
させることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを重畳し
て設けることができ、オン特性を向上させることができる。さらに図４の構成では、ゲー
ト絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化
することができる。
また特に、図４の構造は、第１の導電層４０５ａ、４０５ｂと第２の導電層４６５ａ、４
６５ｂとの間に絶縁層４１７を設け、開口部４１８において直接接続している。当該構造
とすることで、トランジスタ４３０を作製する際、第１の導電層と第２の導電層とのエッ
チングの選択比が小さくても所定の形状に加工することができる。そのため、第１の導電
層と第２の導電層に同じ材料を用いる構成とすることも可能である。
以上説明したように、本実施の形態で開示する構成では、トランジスタのソース電極及び
ドレイン電極を流れる電流を低減させることなく、トランジスタのソース電極及びドレイ
ン電極と、ゲート電極とを重畳して設けることができ、オン特性を向上させることができ
る。さらに本実施の形態で開示する構成では、ゲート絶縁層のカバレッジ不良を低減する
ことで、酸化物半導体層及びゲート絶縁層を薄膜化することができる。この場合、酸化物
半導体をチャネル形成領域に設けるトランジスタを微細化して形成することができ好適で
ある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、半導体装置の他の一形態を、図５及び図６を用いて説明する。上記実
施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に
行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図５（Ａ）は、実施の形態１で示した半導体装置の構成とは異なる一例であるトランジス
タ４４０の断面図である。
トランジスタ４４０は、絶縁表面を有する基板４００上に、埋め込み導電層４８１ａ、４
８１ｂが設けられた絶縁層４９１と、酸化物半導体層４０３と、第１の導電層４０５ａ、
４０５ｂと、第２の導電層４６５ａ、４６５ｂと、ゲート絶縁層４０２と、ゲート電極層
４０１と、層間絶縁層４０８と、を有する（図５（Ａ）参照）。
図５（Ａ）の構造は、図１の構造と同様に、トランジスタ４４０のソース電極及びドレイ
ン電極として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳
する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させている。
また図５（Ａ）の構造は、図１の構造と同様に、トランジスタ４４０のソース電極及びド
レイン電極として機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と
重畳する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない
。
そのため図５（Ａ）の構造は、トランジスタのソース電極及びドレイン電極を流れる電流
を低減させることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを
重畳して設けることができ、オン特性を向上させることができる。さらに図５（Ａ）の構
成では、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶
縁層を薄膜化することができる。
また特に、本実施の形態で開示する図５（Ａ）の構造は、トランジスタ４４０の下部に埋
め込み導電層４８１ａ、４８１ｂが設けられた絶縁層４９１を設け、埋め込み導電層４８
１ａ、４８１ｂが、酸化物半導体層４０３を介して、第１の導電層４０５ａ、４０５ｂと
、第２の導電層４６５ａ、４６５ｂとに重畳して設けられている。トランジスタ４４０の
下部に埋め込み導電層４８１ａ、４８１ｂを設ける構成とすることで、ゲート絶縁層４０
２及び層間絶縁層４０８に開口部を設けることなく、トランジスタ間及び外部に設けられ
た制御回路と接続することができる。埋め込み導電層４８１ａ、４８１ｂは、トランジス
タ４４０との接触面積を大きくとることができるため、コンタクト抵抗を低減することが
できる。
なお埋め込み導電層４８１ａ、４８１ｂは、絶縁層４９１を形成した後に開口部を設け、
該開口部を埋めるように埋め込み導電層を設けた後に、表面にＣＭＰ法による研磨を行っ
て形成すればよい。
埋め込み導電層４８１ａ、４８１ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、
Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（
窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
なお、Ａｌ、Ｃｕなどの金属膜を埋め込み導電層４８１ａ、４８１ｂとして用いる場合に
は、該金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそ
れらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層さ
せた構成とすることが好ましい。
また、埋め込み導電層４８１ａ、４８１ｂとしては、導電性の金属酸化物で形成しても良
い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）
、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記
する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又はこれらの金属酸化物材料に
酸化シリコンを含ませたものを用いることができる。
絶縁層４９１は、ＣＶＤ法やスパッタリング法等を用いて成膜することができる。また、
絶縁層４９１は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように成膜するのが好適で
ある。なお、絶縁層４９１は、単層構造としても良いし、積層構造としても良い。
また図５（Ｂ）は、図５（Ａ）と異なる構成である、トランジスタ４５０の断面図である
。
トランジスタ４５０は、絶縁表面を有する基板４００上に、埋め込み導電層４８１ａ、４
８１ｂ及び埋め込み酸化物半導体層４８２ａ、４８２ｂが設けられた絶縁層４９１と、酸
化物半導体層４０３と、第１の導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４
６５ｂと、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有す
る（図５（Ｂ）参照）。
図５（Ｂ）の構造は、図１の構造と同様に、トランジスタ４５０のソース電極及びドレイ
ン電極として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳
する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させている。
また図５（Ｂ）の構造は、図１の構造と同様に、トランジスタ４５０のソース電極及びド
レイン電極として機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と
重畳する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない
。
そのため図５（Ｂ）の構造は、トランジスタのソース電極及びドレイン電極を流れる電流
を低減させることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを
重畳して設けることができ、オン特性を向上させることができる。さらに図５（Ｂ）の構
成では、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶
縁層を薄膜化することができる。
また特に、本実施の形態で開示する図５（Ｂ）の構造は、トランジスタ４５０の下部に埋
め込み導電層４８１ａ、４８１ｂ及び埋め込み酸化物半導体層４８２ａ、４８２ｂが設け
られた絶縁層４９１を設け、埋め込み導電層４８１ａ、４８１ｂ及び埋め込み酸化物半導
体層４８２ａ、４８２ｂが、酸化物半導体層４０３を介して、第１の導電層４０５ａ、４
０５ｂと、第２の導電層４６５ａ、４６５ｂとに重畳して設けられている。トランジスタ
４５０の下部に埋め込み導電層４８１ａ、４８１ｂを設ける構成とすることで、ゲート絶
縁層４０２及び層間絶縁層４０８に開口部を設けることなく、トランジスタ間及び外部に
設けられた制御回路と接続することができる。また埋め込み導電層４８１ａ、４８１ｂと
トランジスタ４５０との間に埋め込み酸化物半導体層４８２ａ、４８２ｂを設ける構成と
することで、埋め込み導電層４８１ａ、４８１ｂとトランジスタ４５０との接続を良好な
ものとすることができる。埋め込み導電層４８１ａ、４８１ｂは、トランジスタ４５０と
の接触面積を大きくとることができ、加えて埋め込み酸化物半導体層４８２ａ、４８２ｂ
はトランジスタ４５０との接続を良好なものとすることができるため、コンタクト抵抗を
低減することができる。
埋め込み酸化物半導体層４８２ａ、４８２ｂとしては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニ
ウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ
）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有する
ことが好ましい。
また、埋め込み酸化物半導体層４８２ａ、４８２ｂとしては、酸化物半導体層に導電性を
付与した金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉ
ｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉ
ｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―Ｚｎ
Ｏ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
また図６（Ａ）は図５（Ａ）で示した半導体装置の構成とは異なる一例であるトランジス
タ４６０の断面図である。
トランジスタ４６０は、絶縁表面を有する基板４００上に、埋め込み導電層４８１ａ、４
８１ｂが設けられた絶縁層４９１と、酸化物半導体層４０３と、第１の導電層４０５ａ、
４０５ｂと、第２の導電層４６５ａ、４６５ｂと、ゲート絶縁層４０２と、ゲート電極層
４０１と、層間絶縁層４０８と、を有する（図６（Ａ）参照）。
図６（Ａ）の構造は、図１の構造と同様に、トランジスタ４６０のソース電極及びドレイ
ン電極として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳
する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させている。
また図６（Ａ）の構造は、図１の構造と同様に、トランジスタ４６０のソース電極及びド
レイン電極として機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と
重畳する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない
。
そのため図６（Ａ）の構造は、トランジスタのソース電極及びドレイン電極を流れる電流
を低減させることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを
重畳して設けることができ、オン特性を向上させることができる。さらに図６（Ａ）の構
成では、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶
縁層を薄膜化することができる。
また特に、本実施の形態で開示する図６（Ａ）の構造は、図５（Ａ）の構造と同様に、ト
ランジスタ４６０の下部に埋め込み導電層４８１ａ、４８１ｂが設けられた絶縁層４９１
を設け、埋め込み導電層４８１ａ、４８１ｂが、酸化物半導体層４０３を介して、第１の
導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４６５ｂとに重畳して設けられて
いる。トランジスタ４６０の下部に埋め込み導電層４８１ａ、４８１ｂを設ける構成とす
ることで、ゲート絶縁層４０２及び層間絶縁層４０８に開口部を設けることなく、トラン
ジスタ間及び外部に設けられた制御回路とを接続することができる。埋め込み導電層４８
１ａ、４８１ｂは、トランジスタ４６０との接触面積を大きくとることができるため、コ
ンタクト抵抗を低減することができる。
また特に、本実施の形態で開示する図６（Ａ）の構造は、酸化物半導体層４０３に開口部
４８５を設け、第１の導電層４０５ａ、４０５ｂと、埋め込み導電層４８１ａ、４８１ｂ
とを直接接続する構造としている。該構造とすることにより、トランジスタのソース電極
及びドレイン電極となる第１の導電層、第２の導電層及び埋め込み導電層を流れる電流を
大きくすることができる。
また図６（Ｂ）は、図６（Ａ）と異なる構成である、トランジスタ４７０の断面図である
。
トランジスタ４７０は、絶縁表面を有する基板４００上に、埋め込み導電層４８１ａ、４
８１ｂ及び埋め込み酸化物半導体層４８２ａ、４８２ｂが設けられた絶縁層４９１と、酸
化物半導体層４０３と、第１の導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４
６５ｂと、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有す
る（図６（Ｂ）参照）。
図６（Ｂ）の構造は、図１の構造と同様に、トランジスタ４７０のソース電極及びドレイ
ン電極として機能する第１の導電層４０５ａ、４０５ｂを、酸化物半導体層４０３と重畳
する領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させる。また
図６（Ｂ）の構造は図１の構造と同様に、トランジスタ４７０のソース電極及びドレイン
電極として機能する第２の導電層４６５ａ、４６５ｂを、酸化物半導体層４０３と重畳す
る領域において、ゲート絶縁層４０２を介してゲート電極層４０１と重畳させない。
そのため図６（Ｂ）の構造は、トランジスタのソース電極及びドレイン電極を流れる電流
を低減させることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを
重畳して設けることができ、オン特性を向上させることができる。さらに図６（Ｂ）の構
成では、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶
縁層を薄膜化することができる。
また特に、本実施の形態で開示する図６（Ｂ）の構造は、トランジスタ４７０の下部に埋
め込み導電層４８１ａ、４８１ｂ及び埋め込み酸化物半導体層４８２ａ、４８２ｂが設け
られた絶縁層４９１を設け、埋め込み導電層４８１ａ、４８１ｂ及び埋め込み酸化物半導
体層４８２ａ、４８２ｂが、酸化物半導体層４０３を介して、第１の導電層４０５ａ、４
０５ｂと、第２の導電層４６５ａ、４６５ｂとに重畳して設けられている。トランジスタ
４７０の下部に埋め込み導電層４８１ａ、４８１ｂを設ける構成とすることで、ゲート絶
縁層４０２及び層間絶縁層４０８に開口部を設けることなく、トランジスタ間及び外部に
設けられる制御回路と接続することができる。また埋め込み導電層４８１ａ、４８１ｂと
トランジスタ４７０との間に埋め込み酸化物半導体層４８２ａ、４８２ｂを設ける構成と
することで、埋め込み導電層４８１ａ、４８１ｂとトランジスタ４７０との接続を良好な
ものとすることができる。埋め込み導電層４８１ａ、４８１ｂは、トランジスタ４７０と
の接触面積を大きくとることができ、加えて埋め込み酸化物半導体層４８２ａ、４８２ｂ
はトランジスタ４７０との接続を良好なものとすることができるため、コンタクト抵抗を
低減することができる。
また特に本実施の形態で開示する図６（Ｂ）の構造は、酸化物半導体層４０３に開口部４
８５を設け、第１の導電層４０５ａ、４０５ｂと、埋め込み酸化物半導体層４８２ａ、４
８２ｂとを直接接続する構造としている。該構造とすることにより、トランジスタのソー
ス電極及びドレイン電極となる第１の導電層、第２の導電層、埋め込み酸化物半導体層及
び埋め込み導電層を流れる電流を大きくすることができる。
以上説明したように、本実施の形態の構成では、上記実施の形態１と同様に、トランジス
タのソース電極及びドレイン電極を流れる電流を低減させることなく、トランジスタのソ
ース電極及びドレイン電極と、ゲート電極とを重畳して設けることができ、オン特性を向
上させることができる。さらに本実施の形態の構成では、ゲート絶縁層のカバレッジ不良
を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化することができる。この場
合、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成することが
でき好適である。また、特に本実施の形態の構成では、埋め込み導電層を設け、トランジ
スタとのコンタクト抵抗を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、半導体装置の他の一形態を、図７を用いて説明する。上記実施の形態
と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うこと
ができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態において図７（Ａ）は、実施の形態１で示した図１によるトランジスタ４２
０の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ−Ｙにおける断面図であり、図７（Ｃ
）は、図７（Ａ）のＶ−Ｗにおける断面図である。
図７（Ａ）乃至（Ｃ）に示すトランジスタ４２０の構成は、図１と同様に、絶縁表面を有
する基板４００上に、バッファ層４３６と、酸化物半導体層４０３と、第１の導電層４０
５ａ、４０５ｂと、第２の導電層４６５ａ、４６５ｂと、絶縁層４０７と、ゲート絶縁層
４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有する。
本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、図１と同様に、トランジスタ４
２０のソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂを、
酸化物半導体層４０３と重畳する領域において、ゲート絶縁層４０２を介してゲート電極
層４０１と重畳させている。また本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は
、トランジスタ４２０のソース電極及びドレイン電極として機能する第２の導電層４６５
ａ、４６５ｂを、酸化物半導体層４０３と重畳する領域において、ゲート絶縁層４０２を
介してゲート電極層４０１と重畳させない。
本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、トランジスタのソース電極及び
ドレイン電極となる第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極となるゲート
電極層４０１の端部とを重畳して設けることができる。そのため、トランジスタのオン特
性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆
動を実現することができる。
また本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、トランジスタのソース電極
及びドレイン電極となる第１の導電層４０５ａ、４０５ｂを薄膜化することができる。第
１の導電層４０５ａ、４０５ｂを薄膜化することで、特に酸化物半導体層４０３のチャネ
ル形成領域周辺での、ゲート絶縁層４０２を形成する際の表面の段差を小さくすることが
できる。従って、ゲート絶縁層４０２は、カバレッジを良好にして形成することができる
。カバレッジ不良を低減することで、電極間の短絡の発生を抑制し、信頼性の向上を図る
ことができる。
また、第１の導電層４０５ａ、４０５ｂを薄膜化することで、酸化物半導体層４０３上に
形成された第１の導電層４０５の厚さを均一にしておくことが可能になる。また第１の導
電層４０５を薄膜化して形成しておくことで、エッチング等の工程により第１の導電層４
０５ａ、４０５ｂを加工する際の所要期間を短くすることができる。そのため第１の導電
層４０５ａ、４０５ｂをエッチング等の工程で加工する際に生じる、酸化物半導体層４０
３へのダメージを低減することができる。そのため、信頼性の向上を図ることができる。
また本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、ゲート絶縁層４０２を薄膜
化するとともに、酸化物半導体層４０３を薄膜化することができる。ゲート絶縁層４０２
及び酸化物半導体層４０３を薄膜化することで、オン特性の向上が図れるとともに、トラ
ンジスタを完全空乏型で動作させることも可能である。トランジスタを完全空乏型で動作
させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
加えて、本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、トランジスタのソース
電極及びドレイン電極となる第２の導電層４６５ａ、４６５ｂの端部と、ゲート電極とな
るゲート電極層４０１の端部とを重畳させないで設けることができる。そのため、第１の
導電層４０５ａ、４０５ｂに比べて第２の導電層４６５ａ、４６５ｂを厚膜化しても、電
極間の短絡がない。したがって、第２の導電層４６５ａ、４６５ｂを厚膜化することで、
電極間での短絡を引き起こすことなく、ソース電極及びドレイン電極を流れる電流を大き
くすることができる。
また本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構造は、第２の導電層４６５ａ、４
６５ｂと絶縁層４０７とを重畳して設け、側面をエッチング等の加工によりテーパー状と
することができる。そのため第２の導電層４６５ａ、４６５ｂを厚膜化しても、カバレッ
ジを良好にすることができる。
以上説明したように、本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構成では、トラン
ジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、トランジスタ
のソース電極及びドレイン電極と、ゲート電極とを重畳して設けることができ、オン特性
を向上させることができる。さらに本実施の形態で開示する図７（Ａ）乃至（Ｃ）の構成
では、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁
層を薄膜化することができる。この場合、酸化物半導体をチャネル形成領域に設けるトラ
ンジスタを微細化して形成することができ好適である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１乃至３に示すトランジスタを使用し、電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一
例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２
として実施の形態１乃至３に記載のトランジスタを適用して構成される。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（
Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態１乃至３で示した構成と同一の構成とするこ
とができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置
の具体的な構成をここで示すものに限定する必要はない。
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と
、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上
に設けられたゲート電極層１１０と、を有する。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を覆うように絶縁層１２８及び層間絶縁層１３０が設けられてい
る。なお、高集積化を実現するためには、図８（Ａ）に示すようにトランジスタ１６０が
サイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６
０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け
、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純
度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極
めて優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２上には、絶縁層１５０が単層又は積層で設けられている。また、絶縁
層１５０を介して、トランジスタ１６２の電極層となる第１の導電層１４０ａ及び第２の
導電層１４１ａと重畳する領域には、導電層１４８ｂが設けられており、第１の導電層１
４０ａ及び第２の導電層１４１ａと、絶縁層１４２及び絶縁層１５０と、導電層１４８ｂ
とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の第１の導電
層１４０ａ及び第２の導電層１４１ａは、容量素子１６４の一方の電極として機能し、導
電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合
には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別
途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そし
て、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線
１５６が設けられている。図８（Ａ）には図示しないが、配線１５６は、絶縁層１５０、
絶縁層１５２及びゲート絶縁層１４６などに形成された開口に形成された電極を介して第
２の導電層１４１ａ及び第２の導電層１４１ｂに接続される。
ここで、第１の導電層１４０ａ及び第１の導電層１４０ｂは、実施の形態１で説明したよ
うに、トランジスタ１６２のゲート電極となる導電層１４８ａの一部と重畳するように設
ける。また第２の導電層１４１ａ及び第２の導電層１４１ｂは、実施の形態１で説明した
ように、トランジスタ１６２のゲート電極となる導電層１４８ａの一部と重畳しないよう
に設ける。その結果、トランジスタのソース電極及びドレイン電極を流れる電流を低減さ
せることなく、トランジスタのソース電極及びドレイン電極と、ゲート電極とを重畳して
設けることができ、オン特性を向上させることができる。また、ゲート絶縁層のカバレッ
ジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化することができ、ト
ランジスタを微細化して形成することができる。
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域又は
ドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好まし
い。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも
一部と重畳するように設けられている。例えば、容量素子１６４の一方の電極である第１
の導電層１４０ａは、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳
して設けられている。このような平面レイアウトを採用することにより、半導体装置の占
有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）は、トランジスタ１６０のソース
電極に接続されている。また第２の配線（２ｎｄ Ｌｉｎｅ）は、トランジスタ１６０の
ドレイン電極に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）は、トランジス
タ１６２のソース電極又はドレイン電極の一方に接続されている。また第４の配線（４ｔ
ｈ Ｌｉｎｅ）は、トランジスタ１６２のゲート電極に接続されている。またトランジス
タ１６０のゲート電極は、トランジスタ１６２のソース電極又はドレイン電極の一方と、
容量素子１６４の電極の一方とに接続されている。また第５の配線（５ｔｈ Ｌｉｎｅ）
は、容量素子１６４の電極の他方に接続されている。
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４の一方
の電極に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与
えられる（書き込み）。ここでは、異なる二つの電位レベル（Ｈレベル、Ｌレベル）のい
ずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオ
フ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジス
タ１６０のゲート電極に与えられた電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極の電位に応じて、第２の配線は異なる電位をとる。該異なる電位は、トランジスタ１
６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨレベルが与えられて
いる場合の見かけのしきい値電圧Ｖｔｈ＿Ｈが、トランジスタ１６０のゲート電極にＬレ
ベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。
ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必
要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿Ｈと
Ｖｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えら
れた電荷を判別できる。例えば、書き込みにおいて、Ｈレベルが与えられていた場合には
、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態
」となる。Ｌレベルが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ
）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線
の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。又は、ゲート電極の状態にかかわらずトラン
ジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第
５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態においては、実施の形態１乃至３に示すトランジスタを使用し、電力が供給
されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装
置について、実施の形態４に示した構成と異なる構成を図９及び図１０を用いて説明する
。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１乃至３に
記載のトランジスタを適用して構成される。
図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示
す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（
Ｂ）に示す半導体装置について、以下説明を行う。
図９（Ａ）に示す半導体装置において、ビット線ＢＬは、トランジスタ１６２のソース電
極又はドレイン電極となる一方の電極に接続される。ワード線ＷＬは、トランジスタ１６
２のゲート電極に接続される。トランジスタ１６２のソース電極又はドレイン電極となる
他方の電極は、容量素子２５４の一方の電極に接続される。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の一方
の電極の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
一方の電極に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の一方の電極の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、容量素子２５４の一方の電極の電位
（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４の一方の電極とが導通し、ビット線ＢＬと容量
素子２５４の一方の電極の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変
化する。ビット線ＢＬの電位の変化量は、容量素子２５４の一方の電極の電位（あるいは
容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の一方の電極の電位をＶ、容量素子２５４の静電容量をＣ、ビッ
ト線ＢＬが有する静電容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配さ
れる前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの
電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル２５
０の状態として、容量素子２５４の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状
態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０
＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（
＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を
極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、
電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である
。
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルア
レイ２５１ａ及びメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を
有する。なお、周辺回路２５３は、メモリセルアレイ２５１（メモリセルアレイ２５１ａ
及び２５１ｂ）に接続されている。
図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１の
直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いることが好
ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトラ
ンジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動
作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である
。
なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ（メモリセルアレイ
２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモ
リセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成と
しても良い。
次に、図９（Ａ）に示したメモリセル２５０の具体的な構成について図１０を用いて説明
を行う。
図１０は、メモリセル２５０の構成の一例である。図１０（Ａ）に、メモリセル２５０の
平面図を、図１０（Ｂ）に図１０（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
図１０（Ａ）及び図１０（Ｂ）に示すトランジスタ１６２は、実施の形態１乃至３で示し
たトランジスタの構成と同一の構成とすることができる。
図１０（Ｂ）に示すように、埋め込み導電層５０２及び埋め込み導電層５０４上にトラン
ジスタ１６２が設けられている。埋め込み導電層５０２は、図１０（Ａ）におけるビット
線ＢＬとして機能する配線であり、トランジスタ１６２の第１の導電層１４５ａと接して
設けられている。また、埋め込み導電層５０４は、図１０（Ａ）における容量素子２５４
の一方の電極として機能し、トランジスタ１６２の第１の導電層１４５ｂと接して設けら
れている。また、トランジスタ１６２の第１の導電層１４５ａ上には、第２の導電層１４
６ａが接して設けられている。また、トランジスタ１６２の第１の導電層１４５ｂ上には
、第２の導電層１４６ｂが接して設けられている。またトランジスタ１６２上において、
第２の導電層１４６ｂは、容量素子２５４の一方の電極として機能する。またトランジス
タ１６２上において、第２の導電層１４６ｂと重畳する領域に設けられた導電層５０６は
、容量素子２５４の他方の電極として機能する。
また、図１０（Ａ）に示すように、容量素子２５４の他方の導電層５０６は、容量線５０
８に接続される。ゲート絶縁層１４７を介して酸化物半導体層１４４上に設けられたゲー
ト電極として機能する導電層１４８ａは、ワード線５０９に接続される。
また、図１０（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図
を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジ
スタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャ
ネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料
（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含
まれるトランジスタの高速動作を図ることができる。
図１０（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減
を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。インジウム、亜鉛、及び酸素を少なくとも含む非単結晶
の酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、容量素子２５４は、図１０（Ｂ）で示すように埋め込み導電層５０４、酸化物半導体層
１４４、ゲート絶縁層１４７、導電層５０６が積層されることによって形成される。
このように、酸化物半導体以外の材料を用いたトランジスタを用いた周辺回路と、酸化物
半導体を用いたトランジスタを用いた記憶回路とを一体に備えることで、これまでにない
特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造
とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図１１乃至図１４を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭ又はＤＲＡＭが使用されている。ＳＲＡＭ又はＤＲＡＭが使用される理由
としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方
で、ＳＲＡＭ又はＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１１（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１
つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１０
０〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も
高い。
それに対して、ＤＲＡＭはメモリセルが図１１（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。
ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッ
シュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
図１２に携帯機器のブロック図を示す。図１２に示す携帯機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９
を有している。一般にメモリ回路９１２はＳＲＡＭ又はＤＲＡＭで構成されており、この
部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減すること
ができる。
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路は、画像データ（入力画像データ）を送る 信号線、メモリ９５２、及び
メモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディス
プレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示す
るディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
図１４に電子書籍のブロック図を示す。図１４に示す電子書籍はバッテリー１００１、電
源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１
００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレ
イ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す
。
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。携帯型ゲーム機の駆動回路に、本発明の一態様に係る半導体
装置を用いることで、動作速度の速い携帯型ゲーム機を提供することができる。或いは、
本発明の一態様に係る半導体装置を用いることで、携帯型ゲーム機の小型化を実現するこ
とができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表
示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定され
ない。
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。表示機器の駆動回路に、本発明の一態様に係る半導体装置を用いることで、動作速
度の速い表示機器を提供することができる。或いは、本発明の一態様に係る半導体装置を
用いることで、表示機器の小型化を実現することができる。なお、表示機器には、パーソ
ナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含
まれる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナ
ルコンピュータの駆動回路に、本発明の一態様に係る半導体装置を用いることで、動作速
度の速いノート型パーソナルコンピュータを提供することができる。或いは、本発明の一
態様に係る半導体装置を用いることで、ノート型パーソナルコンピュータの小型化を実現
することができる。
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続
部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替
える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも
一方に、位置入力装置としての機能が付加された半導体表示装置を用いるようにしても良
い。なお、位置入力装置としての機能は、半導体表示装置にタッチパネルを設けることで
付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれ
る光電変換素子を半導体表示装置の画素部に設けることでも、付加することができる。携
帯情報端末の駆動回路に、本発明の一態様に係る半導体装置を用いることで、動作速度の
速い携帯情報端末を提供することができる。或いは、本発明の一態様に係る半導体装置を
用いることで、携帯情報端末の小型化を実現することができる。
図１５（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、
音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携
帯電話の駆動回路に、本発明の一態様に係る半導体装置を用いることで、動作速度の速い
携帯電話を提供することができる。或いは、本発明の一態様に係る半導体装置を用いるこ
とで、携帯電話の小型化を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 層間絶縁層
１４０ａ 導電層
１４０ｂ 導電層
１４１ａ 導電層
１４１ｂ 導電層
１４２ 絶縁層
１４４ 酸化物半導体層
１４５ａ 導電層
１４５ｂ 導電層
１４６ ゲート絶縁層
１４８ａ 導電層
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５３ 導電層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ 導電層
４０５ａ 導電層
４０５ｂ 導電層
４０７ 絶縁層
４０８ 層間絶縁層
４１７ 絶縁層
４１８ 開口部
４２０ トランジスタ
４３０ トランジスタ
４３６ バッファ層
４４０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４６５ 導電層
４６５ａ 導電層
４６５ｂ 導電層
４７０ トランジスタ
４８１ａ 埋め込み導電層
４８１ｂ 埋め込み導電層
４８２ａ 酸化物半導体層
４８２ｂ 酸化物半導体層
４８５ 開口部
４９１ 絶縁層
５０２ 埋め込み導電層
５０４ 埋め込み導電層
５０６ 導電層
５０８ 容量線
５０９ ワード線
５１０ ｎチャネル型トランジスタ
５１２ ｐチャネル型トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部

Claims (1)

  1. 絶縁表面を有する基板上に設けられた酸化物半導体層と、
    前記酸化物半導体層上に部分的に設けられた第１の導電層と、
    前記第１の導電層上に部分的に設けられた第２の導電層と、
    前記酸化物半導体層上、前記第１の導電層上及び前記第２の導電層上に設けられたゲート絶縁層と、
    前記ゲート絶縁層を介した前記酸化物半導体層上に設けられたゲート電極層と、を有し、
    前記ゲート電極層は、前記第１の導電層と前記ゲート絶縁層を介して重畳し、前記第２の導電層と前記ゲート絶縁層を介して非重畳とする半導体装置。
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