JPH0471237A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関するものである
。

〔従来の技術〕

従来、ＭＯ３ＦＥＴ構造において、ソース・ドレイン領
域の抵抗を低くするためにソース・ドレイン半導体領域
の上部に金属膜を形成することが行われている。この際
、第１ｏ図に示すように、半導体基板ｌの上部に高濃度
不純物添加半導体層２が形成され、当該半導体層２のう
ちのソース・ドレイン半導体領域及びその上の金属膜３
を所定の形状にパターニングするときに、フォトレジス
ト膜４をマスクとして不要な金属膜３をエツチングした
後、そのまま不要な高濃度不純物添加半導体層２をエツ
チングしている。

〔発明が解決しようとする課題〕

ところが、金属膜３をパターニングしてソース金属膜３
ａとドレイン金属膜３ｂを形成した後に、不要な高濃度
不純物添加半導体層２をチャネルとなる領域に残さない
ために、エツチングする時に、高濃度不純物添加半導体
層とエツチングレートが等しい金属膜３がないため、第
１１図に示すように、金属膜３のエツチングレートが高
濃度不純物添加半導体層のエツチングレートより小さい
場合には、金属膜３の下に空洞が生じるためこの後に成
膜するゲート絶縁膜に亀裂が入りやすくなり、ゲート耐
電圧を低下させる。又、第１２図に示すように、金属膜
３のエツチングレートが高濃度不純物添加半導体層のエ
ツチングレートより大きい場合には、高濃度不純物添加
半導体層をエツチング中に金属膜３が横方向にエツチン
グされ、半導体素子の特性にばらつきが生じる。

この発明の目的は、高濃度不純物添加半導体層と金属膜
の断面形状を容易に階段状にしてステップカバレッジを
向上させることができる半導体装置の製造方法を提供す
ることにある。

〔課題を解決するための手段〕

この発明は、半導体基板の上部に高濃度不純物添加半導
体層を形成する第１工程と、前記高濃度不純物添加半導
体層の上面に、金属膜を堆積する第２工程と、前記金属
膜の上面にフォトレジスト膜を配置し、当該フォトレジ
スト膜をマスクとして前記金属膜をパターニングする第
３工程と、前記フォトレジスト膜を熱処理することによ
りフォトレジスト膜を流動化して前記釡属膜の側面を覆
う第４工程と、前記フォトレジスト膜をマスクとして前
記高濃度不純物添加半導体層をエツチングする第５工程
とを備えた半導体装置の製造方法をその要旨とするもの
である。

〔作用〕

第１工程により半導体基板の上部に高濃度不純物添加半
導体層が形成され、第２工程により高濃度不純物添加半
導体層の上面に金属膜が堆積され、第３工程により金属
膜の上面にフォトレジスト膜が配置され当該フォトレジ
スト膜をマスクとして金属膜がパターニングされる。そ
して、第４工程によりフォトレジスト膜が熱処理される
ことによりフォトレジスト膜が流動化されて金属膜の側
面が覆われ、第５工程によりフォトレジスト膜をマスク
として高濃度不純物添加半導体層がエツチングされる。

このとき、金属膜はフォトレジスト膜で覆われているの
で高濃度不純物添加半導体層のみがエツチングされ、高
濃度不純物添加半導体層と金属膜とはその断面形状が、
階段状となる。

〔実施例〕

以下、この発明を具体化した一実施例を図面に従って説
明する。

第７図は実施例のＭＯＳＦＥＴの平面図、第８図は第７
図のＡ−Ａ線に沿う断面図である。第１図〜第６図はそ
の製造工程を示す図である。

第１図に示すように、シリコン基板１０の上部に高濃度
不純物添加シリコン層１１を形成するとともに、その上
面に金属膜１２を堆積する。そして、第２図に示すよう
に、金属膜１２の上面にフォトレジスト膜１３を配置し
て金属膜１２をパタニングしてソース金属膜１２ａとド
レイン金属膜１２ｂを形成する。

次に、第３図に示すように、フォトレジスト膜１３を熱
処理することにより流動化してダレさせ、金属膜１２ａ
、１２ｂの側面及び高濃度不純物添加シリコン層１１の
一部表面を覆う。この時の熱処理は、フォトレジスト膜
１３がダレを生じる温度以上であればよく、処理時間は
任意である。例えば、１８０°Ｃで１５分間程度熱処理
することにより第３図中、Ｌｌで示すレジストダレの量
を０゜５μｍ程度にすることができる。又、熱処理中に
レジストを加圧することによっても同様の効果が得られ
る。

その後、第４図に示すように、このフォトレジスト膜１
３をマスクとして不要な高濃度不純物添加シリコン層１
１をエツチング除去して、ソースシリコン領域１１ａ、
　　トレインシリコン領域１１ｂを形成する。

その後、第５図に示すように、フォトレジスト膜１３を
除去する。この時、第５図中、Ｌ２で示す間隔（シリコ
ン領域１１ａ、ｌｌｂと金属膜１２ａ、１２ｂの段差）
は、第３図中のＬｌで示す間隔とほとんど等しくなる。

次に、第６図に示すように、ゲート絶縁膜１４を成膜し
、第８図に示すように、各電極（ソース金属電極１５ａ
、ドレイン金属電極１５ｂ、ゲート金属電極１５ｃ）を
形成することによりＭＯＳＦＥＴが製造される。

このように本実施例では、シリコン基板１０の上部に高
濃度不純物添加シリコン層１１を形成しく第１工程）、
高濃度不純物添加シリコン層１１の上面に、金属膜１２
を堆積しく第２工程）、金属膜１２の上面にフォトレジ
スト膜１３を配置し、当該フォトレジスト膜１３をマス
クとして金属膜１２をパターニングしく第３工程）、フ
ォトレジスト膜１３を熱処理することによりフォトレジ
スト膜１３を流動化して金属膜１２ａ、１２ｂの側面を
覆う（第４工程）。そして、フォトレジスト膜１３をマ
スクとして高濃度不純物添加シリコン層１１をエツチン
グするようにした（第５工程）。

その結果、金属膜１２ａ、１２ｂはフォトレジスト膜１
３で覆われ高濃度不純物添加シリコン層１１のみがエツ
チングされ、フォトレジスト膜１３をダレさせる条件（
温度と時間）によりソース・ドレイン金属膜１２ａ、１
２ｂと高濃度不純物添加シリコン層１１　（ソース・ド
レインシリコン領域１１ａ、１ｌｂ）の段階形状、即ち
、第５図中でのＬ２を容易に制御することができる。こ
のようにして、ゲート絶縁膜１４のステップカバレッジ
を向上させて、ゲート耐電圧を向上させることができる
こととなる。

尚、この発明は上記実施例に限定されるものではなく、
例えば、第９図に示すように、ＭＯＳＦＥＴの一形態で
ある薄膜トランジスタ（ＴＰＴ）にも利用することがで
きる。つまり、絶縁基板１６上に半導体素子を作成する
場合のソース領域とドレイン領域を形成する手段に応用
してもよい。

又、半導体基板と高濃度不純物添加半導体層はシリコン
に限定されるものではなく、他にもＧｅ、ＧａＡｓ、Ｓ
ｉＣ等であってもよい。

〔発明の効果〕

以上詳述したようにこの発明によれば、高濃度不純物添
加半導体層と金属膜の断面形状を容易に階段状にしてス
テップカバレッジを向上させることができる優れた効果
を発揮する。

【図面の簡単な説明】

第１図〜第６図は実施例のＭＯＳＦＥＴの製造工程を示
す図、第７図は実施例のＭＯＳＦＥＴの平面図、第８図
は第７図のＡ−Ａ線に沿う断面図、第９図は別個である
薄膜トランジスタの断面構造図、第１θ図〜第１２図は
従来技術を説明するための断面図である。 ｌＯは半導体（シリコン）基板、１１は高濃度不純物添
加半導体（シリコン）層、１２は金属膜、１３はフォト
レジスト膜。 特許出願人　株式会社日本自動車部品総合研究所代　理
　人　　弁理士　恩１）博宣（ほか１名）第７図 第８Ｅ ｌＩ４図 第５図 第６ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の上部に高濃度不純物添加半導体層を形
   成する第１工程と、 前記高濃度不純物添加半導体層の上面に、金属膜を堆積
   する第２工程と、 前記金属膜の上面にフォトレジスト膜を配置し、当該フ
   ォトレジスト膜をマスクとして前記金属膜をパターニン
   グする第３工程と、 前記フォトレジスト膜を熱処理することによりフォトレ
   ジスト膜を流動化して前記金属膜の側面を覆う第４工程
   と、 前記フォトレジスト膜をマスクとして前記高濃度不純物
   添加半導体層をエッチングする第５工程と を備えたことを特徴とする半導体装置の製造方法。