JPH04162519A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04162519A JPH04162519A JP2287594A JP28759490A JPH04162519A JP H04162519 A JPH04162519 A JP H04162519A JP 2287594 A JP2287594 A JP 2287594A JP 28759490 A JP28759490 A JP 28759490A JP H04162519 A JPH04162519 A JP H04162519A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ１従来技術［第２図］
Ｂ１発明が解決しようとする問題点
Ｅ９問題点を解決するための手段
Ｆ９作用
Ｇ、実施例［第１図コ
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明はＭＯＳ型半導体装置の製造方法、特にシリコン
ゲート電極と半導体基板表面部の拡散層とのコンタクト
部を少な（とも有するＭＯＳ型半導体装置の製造方法に
関する。
ゲート電極と半導体基板表面部の拡散層とのコンタクト
部を少な（とも有するＭＯＳ型半導体装置の製造方法に
関する。
（Ｂ、発明の概要）
本発明は、上記のＭＯＳ型半導体装置の製造方法におい
て、 コンタクト部のゲート絶縁膜をエツチングにより除去す
る必要性をな（すため、 シリコンゲート電極の形成後該シリコンゲート電極越し
にコンタクト部のゲート絶縁膜に還元性金属をイオン打
込みするものである。
て、 コンタクト部のゲート絶縁膜をエツチングにより除去す
る必要性をな（すため、 シリコンゲート電極の形成後該シリコンゲート電極越し
にコンタクト部のゲート絶縁膜に還元性金属をイオン打
込みするものである。
（Ｃ，従来技術）［第２図］
ＭＯＳ型半導体装置にはシリコンゲート電極と半導体基
板のソース／ドレイン領域とを電気的に接続するコンタ
クト部を有するものが少な（なく、スタティックＲＡＭ
がその好例である。
板のソース／ドレイン領域とを電気的に接続するコンタ
クト部を有するものが少な（なく、スタティックＲＡＭ
がその好例である。
第２図（Ａ）乃至（Ｉ）はそのようなＭＯＳ型半導体装
置の製造方法の従来例を工程順に示すコンタクト部の断
面図である。
置の製造方法の従来例を工程順に示すコンタクト部の断
面図である。
（Ａ）半導体基＆１表面を選択的に酸化することにより
フィールド絶縁膜２を形成し、その後、半導体基板１の
表面を薄く酸化することによりゲート絶縁膜３を形成す
る。第２図（Ａ）はゲート絶縁膜３形成後の状態を示す
。
フィールド絶縁膜２を形成し、その後、半導体基板１の
表面を薄く酸化することによりゲート絶縁膜３を形成す
る。第２図（Ａ）はゲート絶縁膜３形成後の状態を示す
。
（Ｂ）次に、シリコンＳ１のＣＶＤ及び選択的エツチン
グにより同図（Ｂ）に示すようにシリコンゲート電極４
を形成する。該シリコンゲート電極４はｎ型不純物がド
ープされることによって良好な導電性を付与されている
。
グにより同図（Ｂ）に示すようにシリコンゲート電極４
を形成する。該シリコンゲート電極４はｎ型不純物がド
ープされることによって良好な導電性を付与されている
。
（Ｃ）次に、シリコンゲート電極４をマスクとしてゲー
ト絶縁膜３を選択的にエツチングすることにより同図（
Ｃ）に示すように半導体基板１を部分的に露出させる。
ト絶縁膜３を選択的にエツチングすることにより同図（
Ｃ）に示すように半導体基板１を部分的に露出させる。
（Ｄ）次に、同図（Ｄ）に示すように、多結晶シリコン
からなる第２のシリコンゲート電極５を全面的に形成す
る。
からなる第２のシリコンゲート電極５を全面的に形成す
る。
（Ｅ）次に、同図（Ｅ）に示すように、レジスト膜６を
マスクとしてシリコンゲート電極５．４を選択的にエツ
チングする。該シリコンゲート電極５をエツチングする
領域は、ゲート絶縁膜３の除去された領域の一部からゲ
ート絶縁膜３が除去されない領域の一部に渡っている。
マスクとしてシリコンゲート電極５．４を選択的にエツ
チングする。該シリコンゲート電極５をエツチングする
領域は、ゲート絶縁膜３の除去された領域の一部からゲ
ート絶縁膜３が除去されない領域の一部に渡っている。
７はこのエツチングにより半導体基板１に生じたホール
である。該ホール７はこのシリコンゲート電極５．４の
エツチングの際にレジスト膜６もなくゲート絶縁膜３も
存在していないところに必然的に生じてしまうものであ
り、これが問題となるのであるが、この点については後
述する。
である。該ホール７はこのシリコンゲート電極５．４の
エツチングの際にレジスト膜６もなくゲート絶縁膜３も
存在していないところに必然的に生じてしまうものであ
り、これが問題となるのであるが、この点については後
述する。
（Ｆ）レジスト膜６を除去した後、同図（Ｆ）に示すよ
うに、ｎ型不純物、例えばリンＰをイオン打込みにより
ライトドープする。これは各ＭＯＳＦＥＴをＬＤＤ構造
にするために行われる。８はこのライトドープにより形
成されたｎ−型拡散層である。
うに、ｎ型不純物、例えばリンＰをイオン打込みにより
ライトドープする。これは各ＭＯＳＦＥＴをＬＤＤ構造
にするために行われる。８はこのライトドープにより形
成されたｎ−型拡散層である。
（Ｇ）次に、サイドウオール形成技術によって同図（Ｇ
）に示すようにシリコンゲート電極４．５の側面にＳｉ
ｎ、からなるサイドウオール９を形成する。尚、サイド
ウオール９は上記ホール７の内周面にも生じてしまう。
）に示すようにシリコンゲート電極４．５の側面にＳｉ
ｎ、からなるサイドウオール９を形成する。尚、サイド
ウオール９は上記ホール７の内周面にも生じてしまう。
（Ｈ）次に、同図（Ｈ）に示すように、ソース／ドレイ
ン領域を形成するためにｎ型不純物、例えば砒素Ａｓを
イオン打込みによりドープする。このドープの際にマス
クとなるのがシリコンゲート電極４．５及びサイドウオ
ール９である。１０はこのドープにより形成されたｎ゛
型型数散層ある。
ン領域を形成するためにｎ型不純物、例えば砒素Ａｓを
イオン打込みによりドープする。このドープの際にマス
クとなるのがシリコンゲート電極４．５及びサイドウオ
ール９である。１０はこのドープにより形成されたｎ゛
型型数散層ある。
（Ｉ）その後、活性化のためのアニールを行うと第２図
（Ｉ）に示す構造になる。１１はシリコンゲート電極５
中のｎ型不純物が半導体基板１の表面部へ拡散すること
により形成されたｎ゛型型数散層ある。１２はホール７
の内周部に生じたｎ−型拡散層である。これはｎ型不純
物の上記ライトドーブ工程においてドープされた不純物
により生じたもので、それゆえ低濃度（ｎ−型）の拡散
層となっている。
（Ｉ）に示す構造になる。１１はシリコンゲート電極５
中のｎ型不純物が半導体基板１の表面部へ拡散すること
により形成されたｎ゛型型数散層ある。１２はホール７
の内周部に生じたｎ−型拡散層である。これはｎ型不純
物の上記ライトドーブ工程においてドープされた不純物
により生じたもので、それゆえ低濃度（ｎ−型）の拡散
層となっている。
（Ｄ、発明が解決しようとする問題点）ところで、第２
図に示すような従来のＭＯＳ型半導体装置の製造方法に
よれば、半導体基板１の表面部にシリコンゲート電極５
からの不純物の拡散により形成された拡散層１１と、ソ
ース／ドレイン領域１０との間がホール７により分断さ
れてしまうという問題があった。勿論、厳密にはホール
７の内周部及び底部に拡散層１２．１０．１２が存在し
ており、これ等拡散層１２．１０．１２により拡散層１
トソ一ス／ドレイン領域１０間が電気的に接続されてい
るが、ホール７の内周部に形成された拡散層１２は低不
純物濃度であり、抵抗が高くなる。また、抵抗値のバラ
ツキが大きくなる。これは好ましくはなかった。
図に示すような従来のＭＯＳ型半導体装置の製造方法に
よれば、半導体基板１の表面部にシリコンゲート電極５
からの不純物の拡散により形成された拡散層１１と、ソ
ース／ドレイン領域１０との間がホール７により分断さ
れてしまうという問題があった。勿論、厳密にはホール
７の内周部及び底部に拡散層１２．１０．１２が存在し
ており、これ等拡散層１２．１０．１２により拡散層１
トソ一ス／ドレイン領域１０間が電気的に接続されてい
るが、ホール７の内周部に形成された拡散層１２は低不
純物濃度であり、抵抗が高くなる。また、抵抗値のバラ
ツキが大きくなる。これは好ましくはなかった。
また、ホール７が生じてしまうので、デバイスの平坦化
が妨げられるという問題があった。
が妨げられるという問題があった。
本発明はこのような問題点を解決すべく為されたもので
あり、コンタクト部のゲート絶縁膜をエツチングするこ
とによりホールが生じシリコンゲート電極とこれにコン
タクトされるところの半導体基板のソース／ドレイン領
域との間の接続抵抗が大きくなることを回避し、更には
デバイスの平坦化が上記ホールにより妨げられることを
回避することを目的とする。
あり、コンタクト部のゲート絶縁膜をエツチングするこ
とによりホールが生じシリコンゲート電極とこれにコン
タクトされるところの半導体基板のソース／ドレイン領
域との間の接続抵抗が大きくなることを回避し、更には
デバイスの平坦化が上記ホールにより妨げられることを
回避することを目的とする。
（Ｅ、問題点を解決するための手段）
請求項（１）のＭＯＳ型半導体装置の製造方法は、シリ
コンゲート電極の形成後膣シリコンゲート電極越しにコ
ンタクト部のゲート絶縁膜に還元性金属をイオン打込み
することを特徴とする請求項（２）のＭＯＳ型半導体装
置の製造方法は、請求項（１）のＭＯＳ型半導体装置の
製造方法において、コンタクト部のゲート絶縁膜に還元
性金属と共に半導体基板の拡散層と同じ導電型の不純物
をイオン打込みすることを特徴とする。
コンゲート電極の形成後膣シリコンゲート電極越しにコ
ンタクト部のゲート絶縁膜に還元性金属をイオン打込み
することを特徴とする請求項（２）のＭＯＳ型半導体装
置の製造方法は、請求項（１）のＭＯＳ型半導体装置の
製造方法において、コンタクト部のゲート絶縁膜に還元
性金属と共に半導体基板の拡散層と同じ導電型の不純物
をイオン打込みすることを特徴とする。
（Ｆ、作用）
請求項（１）のＭＯＳ型半導体装置の製造方法によれば
、ゲート絶縁膜のコンタクト部にシリコンゲート電極越
しに還元性金属をイオン打込みするので、ゲート絶縁膜
のコンタクト部を選択的にエツチングすることなくシリ
コンゲート電極と半導体基板とを還元性金属を介してコ
ンタクトさせることができる。そして、シリコンゲート
電極形成のためのパターニングの際還元性金属が半導体
基板をマスクとすることになる。従って、ホールが生じ
なくなるので、ホールによってシリコンゲート電極とソ
ース／ドレイン領域との間が分断される虞れがなくなり
、コンタクト部の抵抗が太き（なったり、抵抗に大きな
バラツキが生じたりする虞れがなくなるし、デバイスの
平坦性が損なわれる虞れもなくなる。
、ゲート絶縁膜のコンタクト部にシリコンゲート電極越
しに還元性金属をイオン打込みするので、ゲート絶縁膜
のコンタクト部を選択的にエツチングすることなくシリ
コンゲート電極と半導体基板とを還元性金属を介してコ
ンタクトさせることができる。そして、シリコンゲート
電極形成のためのパターニングの際還元性金属が半導体
基板をマスクとすることになる。従って、ホールが生じ
なくなるので、ホールによってシリコンゲート電極とソ
ース／ドレイン領域との間が分断される虞れがなくなり
、コンタクト部の抵抗が太き（なったり、抵抗に大きな
バラツキが生じたりする虞れがなくなるし、デバイスの
平坦性が損なわれる虞れもなくなる。
請求項（２）のＭＯＳ型半導体装置の製造方法によれば
、コンタクト部のゲート絶縁膜に還元性金属と共に導電
型の不純物をイオン打込みするので、シリコンゲート電
極と半導体基板との間の上記還元性金属を介してのコン
タクト部の抵抗をより小さくすることができる。
、コンタクト部のゲート絶縁膜に還元性金属と共に導電
型の不純物をイオン打込みするので、シリコンゲート電
極と半導体基板との間の上記還元性金属を介してのコン
タクト部の抵抗をより小さくすることができる。
（Ｇ、実施例）［第１図］
以下、本発明ＭＯＳ型半導体装置の製造方法を図示実施
例に従って詳細に説明する。
例に従って詳細に説明する。
第１図（Ａ）乃至（Ｈ）は本発明ＭＯＳ型半導体装置の
製造方法の一つの実施例を工程順に示す断面図である。
製造方法の一つの実施例を工程順に示す断面図である。
（Ａ）半導体基板１の表面部にフィールド絶縁膜２及び
ゲート絶縁膜３を順次形成した後、シリコンゲート電極
４を全面的に形成する。第１図（Ａ）はシリコンゲート
電極４形成後の状態を示す。
ゲート絶縁膜３を順次形成した後、シリコンゲート電極
４を全面的に形成する。第１図（Ａ）はシリコンゲート
電極４形成後の状態を示す。
（Ｂ）次に、同図（Ｂ）に示すように、シリコンゲート
電極４をレジスト膜６で選択的にマスクする。シリコン
ゲート電極４をレジスト膜６でマスクしない領域はコン
タクト部を形成すべき領域である。
電極４をレジスト膜６で選択的にマスクする。シリコン
ゲート電極４をレジスト膜６でマスクしない領域はコン
タクト部を形成すべき領域である。
（Ｃ）次に、同図（Ｃ）に示すように、上記レジスト膜
６をマスクとしてチタンＴｉ及びｎ型不純物をゲート絶
縁膜３の深さのところにイオン打込みする。１３はチタ
ンＴｉ及びｎ型不純物（例えばリンＰあるいは砒素Ａｓ
）がイオン打込みされた領域である。
６をマスクとしてチタンＴｉ及びｎ型不純物をゲート絶
縁膜３の深さのところにイオン打込みする。１３はチタ
ンＴｉ及びｎ型不純物（例えばリンＰあるいは砒素Ａｓ
）がイオン打込みされた領域である。
チタンＴｉをイオン打込みするのは、後のアニール工程
でゲート絶縁膜３を還元するためであリ、ｎ型不純物を
イオン打込みするのは、コンタクト部の不純物濃度を高
めてコンタクト抵抗をより小さ（するためである。
でゲート絶縁膜３を還元するためであリ、ｎ型不純物を
イオン打込みするのは、コンタクト部の不純物濃度を高
めてコンタクト抵抗をより小さ（するためである。
尚、本発明において、ゲート絶縁膜を還元する還元性金
属をコンタクト部のゲート絶縁膜にイオン打込みするこ
とは不可欠であるが、それと同時に導電性不純物をイオ
ン打込みすることは必ずしも不可欠ではない。
属をコンタクト部のゲート絶縁膜にイオン打込みするこ
とは不可欠であるが、それと同時に導電性不純物をイオ
ン打込みすることは必ずしも不可欠ではない。
（Ｄ）次に、レジスト膜６を除去し、その後アニールす
ると、上記チタンＴｉによってゲート絶縁膜３が還元さ
れ第１図（Ｄ）に示すようにチタンシリコンオキサイド
Ｔｉ５ｉｘＯｙ膜１４が形成される。この膜１４は導電
性を有し、シリコンゲート電極４と半導体基板１の拡散
層とをコンタクトさせる役割を充分に果す。
ると、上記チタンＴｉによってゲート絶縁膜３が還元さ
れ第１図（Ｄ）に示すようにチタンシリコンオキサイド
Ｔｉ５ｉｘＯｙ膜１４が形成される。この膜１４は導電
性を有し、シリコンゲート電極４と半導体基板１の拡散
層とをコンタクトさせる役割を充分に果す。
１１は本アニール工程においてシリコンゲート電極４中
のｎ型不純物が半導体基板１に拡散することにより形成
されたｎ“型拡散層である。尚、上記のコンタクト部の
ゲート絶縁膜３にイオン打込みされたｎ型不純物、例え
ばリンＰあるいは砒素Ａｓは、前でも述べたが該コンタ
クト部における不純物濃度をより高くしてコンタクト抵
抗をより低減する役割を果す。
のｎ型不純物が半導体基板１に拡散することにより形成
されたｎ“型拡散層である。尚、上記のコンタクト部の
ゲート絶縁膜３にイオン打込みされたｎ型不純物、例え
ばリンＰあるいは砒素Ａｓは、前でも述べたが該コンタ
クト部における不純物濃度をより高くしてコンタクト抵
抗をより低減する役割を果す。
（Ｅ）次に、同図（Ｅ）に示すように、レジスト膜６を
マスクとしてシリコンゲート電極４をエツチングするこ
とによりシリコンゲート電極４のパターニングを行う。
マスクとしてシリコンゲート電極４をエツチングするこ
とによりシリコンゲート電極４のパターニングを行う。
ここで、シリコンゲート電極４のコンタクト部での除去
は、還元性金属膜１４の一部分上からゲート絶縁膜３が
存在する部分の一部上に渡る領域において行う。この際
にチタンシリコンオキサイド膜１４がエツチングに対す
るマスクとなりホール（第２回行号７参照）の形成を阻
止する。
は、還元性金属膜１４の一部分上からゲート絶縁膜３が
存在する部分の一部上に渡る領域において行う。この際
にチタンシリコンオキサイド膜１４がエツチングに対す
るマスクとなりホール（第２回行号７参照）の形成を阻
止する。
（Ｆ）次に、同図（Ｆ）に示すように、ｎ型不純物、例
えばリンＰをライトドープする。
えばリンＰをライトドープする。
（Ｇ）次に、同図（Ｇ）に示すようにＳｉＯ□からなる
サイドウオール９を形成する。
サイドウオール９を形成する。
（Ｈ）その後、同図（Ｈ）に示すように、シリコンゲー
ト電極４及びサイドウオール９をマスクとして半導体基
板ｌの表面部にｎ型不純物、例えば砒素Ａｓをドープす
ることによりソース／ドレイン領域１０を形成する。
ト電極４及びサイドウオール９をマスクとして半導体基
板ｌの表面部にｎ型不純物、例えば砒素Ａｓをドープす
ることによりソース／ドレイン領域１０を形成する。
本ＭＯ５型半導体装置の製造方法によれば、シリコンゲ
ート電極４形成後コンタクト部のゲート絶縁膜３に還元
性金属であるチタンＴｉをイオン打込みし、その後、ア
ニールするので、そのアニールによってコンタクト部に
おいてゲート絶縁膜３が還元されチタンシリコンオキサ
イドＴｉ５ｉｘＯｙ膜１４となり、シリコンゲート電極
４と半導体基板１とは該チタンシリコンオキサイドＴｉ
５ｉｘＯｙ膜１４を介して電気的に接続される。
ート電極４形成後コンタクト部のゲート絶縁膜３に還元
性金属であるチタンＴｉをイオン打込みし、その後、ア
ニールするので、そのアニールによってコンタクト部に
おいてゲート絶縁膜３が還元されチタンシリコンオキサ
イドＴｉ５ｉｘＯｙ膜１４となり、シリコンゲート電極
４と半導体基板１とは該チタンシリコンオキサイドＴｉ
５ｉｘＯｙ膜１４を介して電気的に接続される。
そして、シリコンゲート電極４のエツチングによるパタ
ーニングの際にチタンシコンオキサイドＴｉ５ｉｘＯｙ
膜１４が半導体基板１のエツチングを阻むマスク機能を
果すのでホールが形成される虞れがない。従って、ホー
ルによってシリコンゲート電極４とソース／ドレイン領
域１０との間が分断されるという虞れがない。即ち、シ
リコンゲート電極４とソース／ドレイン領域１０との間
はチタンシリコンオキサイドＴｉ５ｉｘＯｙ膜１４及び
ｎ′″型拡散拡散層１１り接続される。
ーニングの際にチタンシコンオキサイドＴｉ５ｉｘＯｙ
膜１４が半導体基板１のエツチングを阻むマスク機能を
果すのでホールが形成される虞れがない。従って、ホー
ルによってシリコンゲート電極４とソース／ドレイン領
域１０との間が分断されるという虞れがない。即ち、シ
リコンゲート電極４とソース／ドレイン領域１０との間
はチタンシリコンオキサイドＴｉ５ｉｘＯｙ膜１４及び
ｎ′″型拡散拡散層１１り接続される。
従って、その間の抵抗は小さく、抵抗値のバラツキも小
さい。また、ホールが生じないのでホールによってデバ
イスの表面の平坦度が悪（なるという虞れもない。
さい。また、ホールが生じないのでホールによってデバ
イスの表面の平坦度が悪（なるという虞れもない。
そして、還元性金属Ｔｉのイオン打込みの際［第１図（
Ｃ）参照］に、ｎ型不純物、即ち拡散層１１やソース／
ドレイン領域１０と同じ導電型の不純物もイオン打込み
するのでシリコンゲート電極４と半導体基板１の拡散層
１１とのコンタクト部における不純物濃度を高くするこ
とができ、コンタクト抵抗を更に低くすることができる
。
Ｃ）参照］に、ｎ型不純物、即ち拡散層１１やソース／
ドレイン領域１０と同じ導電型の不純物もイオン打込み
するのでシリコンゲート電極４と半導体基板１の拡散層
１１とのコンタクト部における不純物濃度を高くするこ
とができ、コンタクト抵抗を更に低くすることができる
。
尚、工程（Ｃ）でイオン打込みする金属はゲート絶縁膜
３に対して還元ができる性質を有し且つ導電性があるも
のであればチタンＴｉに限らない。例えば、ジルコニウ
ムＺｒ、ハフニウムＨｆ等を用いても良い。
３に対して還元ができる性質を有し且つ導電性があるも
のであればチタンＴｉに限らない。例えば、ジルコニウ
ムＺｒ、ハフニウムＨｆ等を用いても良い。
（Ｈ，発明の効果）
以上に述べたように、本発明ＭＯＳ型半導体装置の製造
方法は、半導体基板表面にゲート絶縁膜を介してシリコ
ンゲート電極を全面的に形成した後、上記ゲート絶縁膜
の一部領域に還元性金属をイオン打込みする工程と、上
記シリコンゲート電極をパターニングすることにより少
なくとも上記ゲート絶縁膜の還元性金属がイオン打込み
された領域の一部から該領域外の一部に渡って該シリコ
ンゲート電極を除去する工程と、該シリコンゲート電極
をマスクとして半導体基板表面に不純物をドープして拡
散領域を形成する工程と、を少なくも有することを特徴
とするものである。
方法は、半導体基板表面にゲート絶縁膜を介してシリコ
ンゲート電極を全面的に形成した後、上記ゲート絶縁膜
の一部領域に還元性金属をイオン打込みする工程と、上
記シリコンゲート電極をパターニングすることにより少
なくとも上記ゲート絶縁膜の還元性金属がイオン打込み
された領域の一部から該領域外の一部に渡って該シリコ
ンゲート電極を除去する工程と、該シリコンゲート電極
をマスクとして半導体基板表面に不純物をドープして拡
散領域を形成する工程と、を少なくも有することを特徴
とするものである。
従って、本発明ＭＯ３型半導体装置の製造方法によれば
、ゲート絶縁膜のコンタクト部にシリコンゲート電極越
しに還元性金属をイオン打込みするので、ゲート絶縁膜
のコンタクト部を選択的にエツチングすることなくシリ
コンゲート電極と半導体基板とを還元性金属を介してコ
ンタクトさせることができる。そして、シリコンゲート
電極形成のためのパターニングの際還元性金属が半導体
基板をマスクとして機能することになる。従って、ホー
ルが生じな（なるので、ホールによってシリコンゲート
電極とソース／ドレイン領域との間が分断される虞れが
な（なり、デバイスの平坦性が損なわれる虞れもなくな
る。
、ゲート絶縁膜のコンタクト部にシリコンゲート電極越
しに還元性金属をイオン打込みするので、ゲート絶縁膜
のコンタクト部を選択的にエツチングすることなくシリ
コンゲート電極と半導体基板とを還元性金属を介してコ
ンタクトさせることができる。そして、シリコンゲート
電極形成のためのパターニングの際還元性金属が半導体
基板をマスクとして機能することになる。従って、ホー
ルが生じな（なるので、ホールによってシリコンゲート
電極とソース／ドレイン領域との間が分断される虞れが
な（なり、デバイスの平坦性が損なわれる虞れもなくな
る。
請求項（２）のＭＯ３型半導体装置の製造方法は、請求
項（１）のＭＯ３型半導体装置の製造方法において、コ
ンタクト部のゲート絶縁膜に還元性金属と共に半導体基
板の拡散層と同じ導電型の不純物をイオン打込みするこ
とを特徴とするものである。
項（１）のＭＯ３型半導体装置の製造方法において、コ
ンタクト部のゲート絶縁膜に還元性金属と共に半導体基
板の拡散層と同じ導電型の不純物をイオン打込みするこ
とを特徴とするものである。
従って、請求項（２）のＭＯ３型半導体装置の製造方法
によれば、コンタクト部のゲート絶縁膜に還元性金属と
共に導電型の不純物をイオン打込みするので、シリコー
ンゲート電極と半導体基板との間の上記還元性金属を介
してのコンタクト部の不純物濃度をより高くすることが
でき、延いてほの抵抗をより小さ（することができる。
によれば、コンタクト部のゲート絶縁膜に還元性金属と
共に導電型の不純物をイオン打込みするので、シリコー
ンゲート電極と半導体基板との間の上記還元性金属を介
してのコンタクト部の不純物濃度をより高くすることが
でき、延いてほの抵抗をより小さ（することができる。
第１図（Ａ）乃至（Ｈ）は本発明ＭＯ３型半導体装置の
製造方法の一つの実施例を工程順に示す断面図、第２図
（Ａ）乃至（Ｉ）は従来例を工程順に示す断面図である
。 符号の説明 １・・・半導体基板、 ３・・・ゲート絶縁膜、 ４・・・シリコンゲート電極、 １０・・・ソース／ドレイン領域、 １４・・・還元性金１！−１’−オン打込み領域。 −ｒＯ−ノ ゝ＼−Ｉ
＼−Ｉ゛ ロ
−〆 ９ｅ−ｒＯ嘘− メー＼
１１＼（５′ｃ Ｑ Ｌｕ−，７ノ
製造方法の一つの実施例を工程順に示す断面図、第２図
（Ａ）乃至（Ｉ）は従来例を工程順に示す断面図である
。 符号の説明 １・・・半導体基板、 ３・・・ゲート絶縁膜、 ４・・・シリコンゲート電極、 １０・・・ソース／ドレイン領域、 １４・・・還元性金１！−１’−オン打込み領域。 −ｒＯ−ノ ゝ＼−Ｉ
＼−Ｉ゛ ロ
−〆 ９ｅ−ｒＯ嘘− メー＼
１１＼（５′ｃ Ｑ Ｌｕ−，７ノ
Claims (2)
- （１）半導体基板表面にゲート絶縁膜を介してシリコン
ゲート電極を全面的に形成した後、上記ゲート絶縁膜の
一部領域に還元性金属をイオン打込みする工程と、 上記シリコンゲート電極をパターニングすることにより
少なくとも上記ゲート絶縁膜の還元性金属がイオン打込
みされた領域の一部から該領域外の一部に渡って該シリ
コンゲート電極を除去する工程と、 上記シリコンゲート電極をマスクとして半導体基板表面
に不純物をドープして拡散領域を形成する工程と、 を少なくも有することを特徴とするＭＯＳ型半導体装置
の製造方法 - （２）ゲート絶縁膜の一部領域に還元性金属と共に半導
体基板の拡散層と同じ導電型の不純物をイオン打込みす
る ことを特徴とする請求項（１）記載のＭＯＳ型半導体装
置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287594A JPH04162519A (ja) | 1990-10-24 | 1990-10-24 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287594A JPH04162519A (ja) | 1990-10-24 | 1990-10-24 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162519A true JPH04162519A (ja) | 1992-06-08 |
Family
ID=17719315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287594A Pending JPH04162519A (ja) | 1990-10-24 | 1990-10-24 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162519A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841461B2 (en) | 2003-04-14 | 2005-01-11 | Hynix Semiconductor Inc. | Method for forming gate electrode of semiconductor device |
| JP2006500759A (ja) * | 2001-10-22 | 2006-01-05 | フリースケール セミコンダクター インコーポレイテッド | 基板への相互接続を有する集積回路およびその製造方法 |
| JP2013051420A (ja) * | 2005-06-03 | 2013-03-14 | Intellectual Venturesii Llc | イメージセンサのピクセル縮小のためのコンタクト構造及びその製造方法 |
-
1990
- 1990-10-24 JP JP2287594A patent/JPH04162519A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500759A (ja) * | 2001-10-22 | 2006-01-05 | フリースケール セミコンダクター インコーポレイテッド | 基板への相互接続を有する集積回路およびその製造方法 |
| US6841461B2 (en) | 2003-04-14 | 2005-01-11 | Hynix Semiconductor Inc. | Method for forming gate electrode of semiconductor device |
| JP2013051420A (ja) * | 2005-06-03 | 2013-03-14 | Intellectual Venturesii Llc | イメージセンサのピクセル縮小のためのコンタクト構造及びその製造方法 |
| US9263484B2 (en) | 2005-06-03 | 2016-02-16 | Intellectual Ventures Ii, Llc | Pixel of image sensor and method for fabricating the same |
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