JPH0387034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0387034A JPH0387034A JP2495790A JP2495790A JPH0387034A JP H0387034 A JPH0387034 A JP H0387034A JP 2495790 A JP2495790 A JP 2495790A JP 2495790 A JP2495790 A JP 2495790A JP H0387034 A JPH0387034 A JP H0387034A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、トランジスタのチャネル部におけるドレイン
電界の緩和とホットエレクトロンの抑制を遠戚する半導
体装置の製造方法に関するものである。
電界の緩和とホットエレクトロンの抑制を遠戚する半導
体装置の製造方法に関するものである。
従来の技術
以下、図面を参照しながら従来の技術を説明する。第２
図（ａｌ〜（Ｃ）は従来の半導体装置の製造方法を示す
工程順断面図である。第２図の各図において、１はｐ型
半導体基板、２はゲート絶縁膜、３はゲート電極、４は
低濃度のｎ型領域、５は絶縁膜、６はスペーサ、７は高
濃度のｎ型領域である。まず、第２図（ａ）に示すよう
にｐ型半導体基板１の表面に熱酸化等でゲート絶縁膜２
を形成し、その上にポリシリコン等でゲート電極３を形
成する。この状態でｎ型不純物としてリンイオンを注入
し、低濃度のｎ型領域を形成する。次に第２図ｆｂｌに
示すように全面にＣＶＤ法で絶縁膜４を被着させる。次
いでこの絶縁膜４を上方からドライエツチングして、第
２図（Ｃ１に示すようにゲート電極３の側部にのみ残し
、スペーサ６を形成する。
図（ａｌ〜（Ｃ）は従来の半導体装置の製造方法を示す
工程順断面図である。第２図の各図において、１はｐ型
半導体基板、２はゲート絶縁膜、３はゲート電極、４は
低濃度のｎ型領域、５は絶縁膜、６はスペーサ、７は高
濃度のｎ型領域である。まず、第２図（ａ）に示すよう
にｐ型半導体基板１の表面に熱酸化等でゲート絶縁膜２
を形成し、その上にポリシリコン等でゲート電極３を形
成する。この状態でｎ型不純物としてリンイオンを注入
し、低濃度のｎ型領域を形成する。次に第２図ｆｂｌに
示すように全面にＣＶＤ法で絶縁膜４を被着させる。次
いでこの絶縁膜４を上方からドライエツチングして、第
２図（Ｃ１に示すようにゲート電極３の側部にのみ残し
、スペーサ６を形成する。
次にこの状態でｎ型不純物としてヒ素イオンを注入し、
高濃度のｎ型領域７を形成する。
高濃度のｎ型領域７を形成する。
発明が解決しようとする課題
しかしながら、上記従来の半導体装置の製造方法ではス
ペーサ形成のために絶縁膜の被着工程やそのドライエツ
チング工程が付加され、工程数が多くなるという問題が
あった。
ペーサ形成のために絶縁膜の被着工程やそのドライエツ
チング工程が付加され、工程数が多くなるという問題が
あった。
本発明は上記従来の問題点を解決するためのもので、工
程数を削減した半導体装置の製造方法を提供することを
目的とする。
程数を削減した半導体装置の製造方法を提供することを
目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は、ゲート電極のエツチングに用いたマスク層を幅広
に加工し、それをスペーサとして用いる工程を有してい
る。
法は、ゲート電極のエツチングに用いたマスク層を幅広
に加工し、それをスペーサとして用いる工程を有してい
る。
作用
この構成によって、スペーサ形成のために付加されてい
た工程が不要となり、工程数が削減される。
た工程が不要となり、工程数が削減される。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図（ａ）、０））は本発明の一実施例における半導
体装置の製造方法を示す工程順断面図である。第１図の
各図において１はｐ型半導体基板、２はゲート絶縁膜、
３はゲート電極、４は低濃度のｎ型領域、７は高濃度の
ｎ型領域、８はフォトレジストである。以上のように構
成された本実施例の半導体装置の製造方法について、以
下その手順を説明する。
体装置の製造方法を示す工程順断面図である。第１図の
各図において１はｐ型半導体基板、２はゲート絶縁膜、
３はゲート電極、４は低濃度のｎ型領域、７は高濃度の
ｎ型領域、８はフォトレジストである。以上のように構
成された本実施例の半導体装置の製造方法について、以
下その手順を説明する。
まず、ｐ型半導体基板の表面に熱酸化によって絶縁膜を
形成する。次にポリシリコンによってゲート電極を作る
ための電極層を形成する。続いて電極層上にフォトレジ
ストを塗布し、公知のパターン露光技術によってフォト
レジストを所望の幅に加工する。次にこのフォトレジス
トをマスクとして下の電極層にドライエツチング処理を
行ない、電極層をフォトレジスト８とほぼ同一の幅に加
工し、ゲート電極３とする。続いてゲート電極３の下以
外の絶縁膜を除去すると第１図（ａｌに示す状態となる
。この状態で半導体基板の導電型と逆の導電型のｎ型不
純物としてリンイオンをたとえば２Ｘ１０”／ｃａｒの
注入量で注入する。フォトレジスト８がマスクとなって
ゲート電極３の両側の半導体基板表面に比較的低濃度（
約ｌＸ１０１５／ａ＋ｆ）のｎ型領域４が形成される。
形成する。次にポリシリコンによってゲート電極を作る
ための電極層を形成する。続いて電極層上にフォトレジ
ストを塗布し、公知のパターン露光技術によってフォト
レジストを所望の幅に加工する。次にこのフォトレジス
トをマスクとして下の電極層にドライエツチング処理を
行ない、電極層をフォトレジスト８とほぼ同一の幅に加
工し、ゲート電極３とする。続いてゲート電極３の下以
外の絶縁膜を除去すると第１図（ａｌに示す状態となる
。この状態で半導体基板の導電型と逆の導電型のｎ型不
純物としてリンイオンをたとえば２Ｘ１０”／ｃａｒの
注入量で注入する。フォトレジスト８がマスクとなって
ゲート電極３の両側の半導体基板表面に比較的低濃度（
約ｌＸ１０１５／ａ＋ｆ）のｎ型領域４が形成される。
続いて窒素雰囲気中、２００℃で３０分間の熱処理を行
ない、第１図Ｔｂ）のように、フォトレジスト８を熔融
させ、第１図（ｂｌのように、始めのものよりも幅広い
状態の７オトレジスト９にする。この状態でｎ型不純物
としてヒ素イオンをたとえば２Ｘ１０Ｉ５／ｃｕｔの注
入量で注入すると、フォトレジスト９がマスクとなって
ゲート電極３から若干能れた半導体基板表面に比較的高
濃度（約１ ｘ １０１９／ｃｕｔ）のｎ型領域７が形
成される。以上の工程で二重拡散構造のソース・ドレイ
ンを持ったトランジスタが完成する。
ない、第１図Ｔｂ）のように、フォトレジスト８を熔融
させ、第１図（ｂｌのように、始めのものよりも幅広い
状態の７オトレジスト９にする。この状態でｎ型不純物
としてヒ素イオンをたとえば２Ｘ１０Ｉ５／ｃｕｔの注
入量で注入すると、フォトレジスト９がマスクとなって
ゲート電極３から若干能れた半導体基板表面に比較的高
濃度（約１ ｘ １０１９／ｃｕｔ）のｎ型領域７が形
成される。以上の工程で二重拡散構造のソース・ドレイ
ンを持ったトランジスタが完成する。
本発明の別の実施例としては、幅を広くしたフォトレジ
ストをマスクとしてまず先にヒ素イオンを注入して比較
的高濃度のｎ型領域を形成し、次に、フォトレジストを
除去した後、ゲート電極のポリシリコンをマスクとして
リンイオンを注入して比較的低濃度のｎ型領域を形成す
る方法も可能である。なお、フォトレジストの熔融条件
はフォトレジストの性質によって異なり、最適条件とし
て、本実施例と異なる条件が適する場合もある。
ストをマスクとしてまず先にヒ素イオンを注入して比較
的高濃度のｎ型領域を形成し、次に、フォトレジストを
除去した後、ゲート電極のポリシリコンをマスクとして
リンイオンを注入して比較的低濃度のｎ型領域を形成す
る方法も可能である。なお、フォトレジストの熔融条件
はフォトレジストの性質によって異なり、最適条件とし
て、本実施例と異なる条件が適する場合もある。
発明の効果
以上述べたように、本発明の半導体装置の製造方法によ
れば、電極層のエツチングの際のマスク層を幅広に加工
し、それをスペーサとして用いることを特徴としており
、従来に比べ少なく簡単な工程で二重拡散構造のソース
・ドレインを持ったトランジスタが製造できる。
れば、電極層のエツチングの際のマスク層を幅広に加工
し、それをスペーサとして用いることを特徴としており
、従来に比べ少なく簡単な工程で二重拡散構造のソース
・ドレインを持ったトランジスタが製造できる。
第１図（ａｌ、 （ｂ）は本発明の実施例における半導
体装置の製造方法の主要工程を示す工程順断面図、第２
図ｆａ）〜（Ｃ）は従来の半導体装置の製造方法の主要
工程を示す工程順断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ゲート
絶縁膜、３・・・・・・ゲート電極、４・・・・・・低
濃度のｎ型領域、７・・・・・・高濃度のｎ型領域、８
，９・・・・・・フォトレジスト。
体装置の製造方法の主要工程を示す工程順断面図、第２
図ｆａ）〜（Ｃ）は従来の半導体装置の製造方法の主要
工程を示す工程順断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ゲート
絶縁膜、３・・・・・・ゲート電極、４・・・・・・低
濃度のｎ型領域、７・・・・・・高濃度のｎ型領域、８
，９・・・・・・フォトレジスト。
Claims (1)
- 半導体装置の第１導電型領域表面に絶縁層を形成する工
程と、前記絶縁層上に電極層を形成する工程と、前記電
極層上にマスク層を形成する工程と、前記マスク層を第
１の幅に加工する工程と、前記第１の幅の前記マスク層
をマスクとして前記電極層を前記第１の幅とほぼ同一の
幅に加工する工程と、前記第１の幅の前記マスク層また
は前記第１の幅とほぼ同一の幅に加工された前記電極層
をマスクとして第２導電型不純物を注入し前記半導体基
板表面に接する比較的低濃度の第２導電型領域を形成す
る工程と、前記第１の幅の前記マスク層を前記第１の幅
より大なる第２の幅に加工する工程と、前記第２の幅の
前記マスク層をマスクとして第２導電型不純物を注入し
前記半導体基板表面に接する比較的高濃度の第２導電型
領域を形成する工程を有する半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-151885 | 1989-06-14 | ||
| JP15188589 | 1989-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387034A true JPH0387034A (ja) | 1991-04-11 |
Family
ID=15528334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2495790A Pending JPH0387034A (ja) | 1989-06-14 | 1990-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306658A (en) * | 1993-05-27 | 1994-04-26 | Texas Instruments Incorporated | Method of making virtual ground memory cell array |
-
1990
- 1990-02-02 JP JP2495790A patent/JPH0387034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306658A (en) * | 1993-05-27 | 1994-04-26 | Texas Instruments Incorporated | Method of making virtual ground memory cell array |
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