JPH02304934A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH02304934A JPH02304934A JP12446689A JP12446689A JPH02304934A JP H02304934 A JPH02304934 A JP H02304934A JP 12446689 A JP12446689 A JP 12446689A JP 12446689 A JP12446689 A JP 12446689A JP H02304934 A JPH02304934 A JP H02304934A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に半導体基板
の選択的領域にイオン注入法で不純物を導入する方法を
含むＭＩＳ型トランジスタの製造方法に関するものであ
る。
の選択的領域にイオン注入法で不純物を導入する方法を
含むＭＩＳ型トランジスタの製造方法に関するものであ
る。
（従来の技術）
たとえば、ＭＯ８構造電界効果型トランジスタ（以下Ｍ
ＯＳトランジスタと略す）を用いた半導体素子では、寸
法微細化が進み、その最小寸法が１μ醜あるいはそれ以
下のサブミクロンを基準にするようなものになると、ド
レイン領域近傍の高電界領域で発生したホットキャリヤ
が半導体装置の不安定性を増長させる要因となり、しば
しばＭＯＳトランジスタの閾値電圧の変動、相互コンダ
クタンスの低下などの不都合を生じさせる。このような
ホットキャリヤの影響を軽減するために、ＬＤＤ構造と
呼ばれゲート電極近傍のドレイン端にみられる電界集中
を緩和させる工夫がなされている。
ＯＳトランジスタと略す）を用いた半導体素子では、寸
法微細化が進み、その最小寸法が１μ醜あるいはそれ以
下のサブミクロンを基準にするようなものになると、ド
レイン領域近傍の高電界領域で発生したホットキャリヤ
が半導体装置の不安定性を増長させる要因となり、しば
しばＭＯＳトランジスタの閾値電圧の変動、相互コンダ
クタンスの低下などの不都合を生じさせる。このような
ホットキャリヤの影響を軽減するために、ＬＤＤ構造と
呼ばれゲート電極近傍のドレイン端にみられる電界集中
を緩和させる工夫がなされている。
第５図〜第７図は従来のＬＤＤ構造を有するＭＯＳトラ
ンジスタの製造工程を概略的に説明するための工程順断
面図である。すなわち、第５図の段階でｐ型のシリコン
基板１１の表面に二酸化ケイ素膜１２を形成し、さらに
この上にゲート電極となる多結晶シリコン膜１３を所定
形状にパターン形成したのち、周知のイオン注入法によ
ってシリコン基板１１の所定表面領域に不純物注入層１
４を形成する。ついで、第６図に段階で化学蒸着法によ
り二酸化ケイ素膜を約３００ｎｍ厚に形成した後ドライ
エツチング法による異方性エツチング処理により、多結
晶シリコン膜１３の側面にのみ二酸化ケイ素膜１５を残
存させたのち、周知のイオン注入法でシリコン基板１１
の所定表面領域に不純物注入層１６を形成する。ついで
第７図の段階で、９００℃〜１０００℃で熱処理を行な
って前記不純物注入層１４及び１６を拡散させて拡散層
１７を形成する。
ンジスタの製造工程を概略的に説明するための工程順断
面図である。すなわち、第５図の段階でｐ型のシリコン
基板１１の表面に二酸化ケイ素膜１２を形成し、さらに
この上にゲート電極となる多結晶シリコン膜１３を所定
形状にパターン形成したのち、周知のイオン注入法によ
ってシリコン基板１１の所定表面領域に不純物注入層１
４を形成する。ついで、第６図に段階で化学蒸着法によ
り二酸化ケイ素膜を約３００ｎｍ厚に形成した後ドライ
エツチング法による異方性エツチング処理により、多結
晶シリコン膜１３の側面にのみ二酸化ケイ素膜１５を残
存させたのち、周知のイオン注入法でシリコン基板１１
の所定表面領域に不純物注入層１６を形成する。ついで
第７図の段階で、９００℃〜１０００℃で熱処理を行な
って前記不純物注入層１４及び１６を拡散させて拡散層
１７を形成する。
（発明が解決しようとする課題）
前記の従来の製造方法では、ゲート電極とする多結晶シ
リコンの側面にのみ残存させるための二酸化ケイ素膜を
異方性よくドライエツチングする技術が複雑であり、ま
た、多結晶シリコンの断面形状の違いにより、側面に残
存させる量および形状にバラツキが生じやすく、トラン
ジスタ特性に不都合が生じやすい欠点があった。また、
ゲート電極材料とした多結晶シリコン膜の抵抗値をさら
に下げるためには、新たに別の工程処理を施こす必要が
ある。
リコンの側面にのみ残存させるための二酸化ケイ素膜を
異方性よくドライエツチングする技術が複雑であり、ま
た、多結晶シリコンの断面形状の違いにより、側面に残
存させる量および形状にバラツキが生じやすく、トラン
ジスタ特性に不都合が生じやすい欠点があった。また、
ゲート電極材料とした多結晶シリコン膜の抵抗値をさら
に下げるためには、新たに別の工程処理を施こす必要が
ある。
（課題を解決するための手段）
半導体基板の選択的領域に、ゲート配線電極パターンを
マスクとして第１の不純物層を形成する工程と、そのゲ
ート電極配線パターンの表面に高融点金属層を形成して
熱処理を加える工程と、高融点金属層をエツチング除去
後節２の不純物層を形成する工程とを備えている。
マスクとして第１の不純物層を形成する工程と、そのゲ
ート電極配線パターンの表面に高融点金属層を形成して
熱処理を加える工程と、高融点金属層をエツチング除去
後節２の不純物層を形成する工程とを備えている。
（作 用）
本発明によれば、１４ｍあるいはそれ以下の微細なＭＩ
Ｓ型トランジスタのゲート電極近傍のドレイン端にみら
れる電界集中を緩和させることができるとともに、高融
点金属と多結晶シリコンとの反応によるシリサイド化に
より、ゲート電極配線の抵抗値が約１７１０に低下する
。
Ｓ型トランジスタのゲート電極近傍のドレイン端にみら
れる電界集中を緩和させることができるとともに、高融
点金属と多結晶シリコンとの反応によるシリサイド化に
より、ゲート電極配線の抵抗値が約１７１０に低下する
。
（実施例）
本発明を第１図〜第４図の実施例の製造工程断面図によ
り詳しく説明する。
り詳しく説明する。
第１図は、ＭＯ５型トランジスタを形成する場合に通常
用いられる形態を示し、ｐ型シリコン基板１の表面にゲ
ート絶縁膜とする二酸化ケイ素膜２及び多結晶シリコン
ゲート電極配線パターン３を形成したのち、第１の不純
物として燐をシリコン基板１の所定領域にｌＸｌ０”個
／ｄ程度周知のイオン注入法で注入し、不純物層４を形
成する。
用いられる形態を示し、ｐ型シリコン基板１の表面にゲ
ート絶縁膜とする二酸化ケイ素膜２及び多結晶シリコン
ゲート電極配線パターン３を形成したのち、第１の不純
物として燐をシリコン基板１の所定領域にｌＸｌ０”個
／ｄ程度周知のイオン注入法で注入し、不純物層４を形
成する。
ついで、第２図の段階でスパッタ蒸着法によりモリブデ
ン（Ｍｏ）５を約２００ｎｍ厚さに形成し、その後所定
の熱処理、たとえば１０００℃で３０分間熱処理を施す
ことにより、多結晶シリコン３とＭｏ５との間にモリブ
デンシリサイド層（ＭｏＳｉａ）６ｔおよび燐拡散層４
′を形成する。しかる後フッ化水素酸を含む水溶液で未
反応部のＭｏ５をエツチング除去その後、第３図に示し
たように第２の不純物としてヒ素をシリコン基板１の所
定領域に４×１０１５個／ｃａｒ程度周知のイオン注入
法で注入し、不純物層７を形成する。その後所定の処理
、たとえば９００℃で３０分間の熱処理を施こすことに
より、第４図に示したｎ型の拡散層８を形成する。
ン（Ｍｏ）５を約２００ｎｍ厚さに形成し、その後所定
の熱処理、たとえば１０００℃で３０分間熱処理を施す
ことにより、多結晶シリコン３とＭｏ５との間にモリブ
デンシリサイド層（ＭｏＳｉａ）６ｔおよび燐拡散層４
′を形成する。しかる後フッ化水素酸を含む水溶液で未
反応部のＭｏ５をエツチング除去その後、第３図に示し
たように第２の不純物としてヒ素をシリコン基板１の所
定領域に４×１０１５個／ｃａｒ程度周知のイオン注入
法で注入し、不純物層７を形成する。その後所定の処理
、たとえば９００℃で３０分間の熱処理を施こすことに
より、第４図に示したｎ型の拡散層８を形成する。
上述の実施例では、Ｍｏの形成方法としてスパッタ蒸着
法を示したが、それ以外の方法例えば化学蒸着法であっ
ても良く、またＭｏ以外にタングステン（Ｗ）、チタン
（Ｔｉ）等の他のシリサイド化可能な高融点金属であっ
てもよい。さらに、シリサイド化していない部分の高融
点金属のエツチング除去は、ウェットエツチング法だけ
でなく、ドライエツチング法であっても同じ結果が得ら
れるのは明らかである。
法を示したが、それ以外の方法例えば化学蒸着法であっ
ても良く、またＭｏ以外にタングステン（Ｗ）、チタン
（Ｔｉ）等の他のシリサイド化可能な高融点金属であっ
てもよい。さらに、シリサイド化していない部分の高融
点金属のエツチング除去は、ウェットエツチング法だけ
でなく、ドライエツチング法であっても同じ結果が得ら
れるのは明らかである。
（発明の効果）
本発明によれば、金属シリサイド層が形成された後の方
がゲート電極の寸法（ＭＩＳ型トランジスタのゲート長
し）が大となり、セルファラインで形成される拡散領域
が境界端部において曲率半径大でかつ不純物濃度に勾配
をもち、同端部での電界集中が抑制される構造を容易に
形成することができる。さらに、高融点金属と多結晶シ
リコンとの反応による金属シリサイド化により、新たに
別の工程処理を施す必要がなく１本発明の工程処理内で
同時にゲート配線電極の抵抗値を約１／１０に低下させ
ることができるため、半導体素子の高速化・微細化に顕
著な効果があり、実用性大である。
がゲート電極の寸法（ＭＩＳ型トランジスタのゲート長
し）が大となり、セルファラインで形成される拡散領域
が境界端部において曲率半径大でかつ不純物濃度に勾配
をもち、同端部での電界集中が抑制される構造を容易に
形成することができる。さらに、高融点金属と多結晶シ
リコンとの反応による金属シリサイド化により、新たに
別の工程処理を施す必要がなく１本発明の工程処理内で
同時にゲート配線電極の抵抗値を約１／１０に低下させ
ることができるため、半導体素子の高速化・微細化に顕
著な効果があり、実用性大である。
第１図〜第４図は、本発明の方法の実施例を説明する工
程順概略断面図で、第５図〜第７図は従来例を説明する
工程順概略断面図である。 １・・・ｐ型シリコン基板、２・・・二酸化ケイ素膜（
ゲート絶縁膜）、 ３・・・多結晶シリコン（ゲート
電極配線パターン）、 ４・・・第１の不純物層（燐）
４′・・・燐拡散層、 ５・・・モリブデン（ＭＯ）
、 ６・・・モリブデンシリサイド層、７・・・第２
の不純物層（ヒ素）、 ８・・・ｎ型拡散層。 特許出願人 松下電子工業株式会社 Ｎ１図 第２図 第３図 第４図 第５図
程順概略断面図で、第５図〜第７図は従来例を説明する
工程順概略断面図である。 １・・・ｐ型シリコン基板、２・・・二酸化ケイ素膜（
ゲート絶縁膜）、 ３・・・多結晶シリコン（ゲート
電極配線パターン）、 ４・・・第１の不純物層（燐）
４′・・・燐拡散層、 ５・・・モリブデン（ＭＯ）
、 ６・・・モリブデンシリサイド層、７・・・第２
の不純物層（ヒ素）、 ８・・・ｎ型拡散層。 特許出願人 松下電子工業株式会社 Ｎ１図 第２図 第３図 第４図 第５図
Claims (2)
- （１）半導体基板の主面にゲート絶縁膜を形成する工程
と、そのゲート絶縁膜上に多結晶シリコン膜でゲート配
線電極パターンを形成する工程と、そのゲート配線電極
パターンをマスクとして第１の不純物をイオン注入する
工程と、そのゲート電極配線パターンの表面に高融点金
属層を形成する工程と、熱処理を加える工程と、高融点
金属層をエッチングする工程と、第２の不純物をイオン
注入する工程とを備えたことを特徴とするＭＩＳ型トラ
ンジスタの製造方法。 - （２）高融点金属層がモリブデン（Ｍｏ）、タングステ
ン（Ｗ）、チタン（Ｔｉ）のうちいずれか１つであるこ
とを特徴とする請求項（１）記載のＭＩＳ型トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12446689A JPH02304934A (ja) | 1989-05-19 | 1989-05-19 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12446689A JPH02304934A (ja) | 1989-05-19 | 1989-05-19 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304934A true JPH02304934A (ja) | 1990-12-18 |
Family
ID=14886224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12446689A Pending JPH02304934A (ja) | 1989-05-19 | 1989-05-19 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
| US5658815A (en) * | 1995-04-21 | 1997-08-19 | Lg Semicon Co., Ltd. | Method of fabricating silicided LDD transistor |
-
1989
- 1989-05-19 JP JP12446689A patent/JPH02304934A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
| US5658815A (en) * | 1995-04-21 | 1997-08-19 | Lg Semicon Co., Ltd. | Method of fabricating silicided LDD transistor |
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