JPH0571174B2 - - Google Patents
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- JPH0571174B2 JPH0571174B2 JP61188817A JP18881786A JPH0571174B2 JP H0571174 B2 JPH0571174 B2 JP H0571174B2 JP 61188817 A JP61188817 A JP 61188817A JP 18881786 A JP18881786 A JP 18881786A JP H0571174 B2 JPH0571174 B2 JP H0571174B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果型トランジスタの製造方法
に関し、特に２重拡散ソース、ドレイン層を形成
する不純物注入工程及び熱処理工程に関するもの
である。
に関し、特に２重拡散ソース、ドレイン層を形成
する不純物注入工程及び熱処理工程に関するもの
である。
第２図は従来の通称LDD（Lightly Doped
Drain）構造と言われるMOS型トランジスタ
（以下MOSTrともいう。）の断面構造及びその製
造工程を説明するための図である。
Drain）構造と言われるMOS型トランジスタ
（以下MOSTrともいう。）の断面構造及びその製
造工程を説明するための図である。
図において、１はシリコン基板で、その上には
ゲート絶縁膜２を介してゲート電極３が配置さ
れ、上記基板１の、ゲート電極３の両側部分には
LDD構造のソース、ドレイン領域が配置されて
いる。ここで４は低濃度ソース、ドレイン拡散層
で、その一部はゲート電極３と重なるようその下
側に位置している。また６は高濃度ソース、ドレ
イン拡散層で、ゲート電極３から所定距離離して
配置されている。なお５はゲート電極３の側壁に
形成されたサイドウオール（側壁絶縁膜）であ
る。
ゲート絶縁膜２を介してゲート電極３が配置さ
れ、上記基板１の、ゲート電極３の両側部分には
LDD構造のソース、ドレイン領域が配置されて
いる。ここで４は低濃度ソース、ドレイン拡散層
で、その一部はゲート電極３と重なるようその下
側に位置している。また６は高濃度ソース、ドレ
イン拡散層で、ゲート電極３から所定距離離して
配置されている。なお５はゲート電極３の側壁に
形成されたサイドウオール（側壁絶縁膜）であ
る。
次に製造方法について説明する。
基板１上にゲート絶縁膜２を介して例えば多結
晶シリコンあるいは高融点金属のような導電性部
材を形成した後、該導電性部材をプラズマ反応を
利用して公知の方法で選択的に加工し、ゲート電
極３を形成する（第２図ａ）。
晶シリコンあるいは高融点金属のような導電性部
材を形成した後、該導電性部材をプラズマ反応を
利用して公知の方法で選択的に加工し、ゲート電
極３を形成する（第２図ａ）。
次に、上記基板１と反対導電型の不純物を１×
1012／cm2〜１×1014／cm2程度の濃度でイオン注入
等の方法により基板１の表面に導入する。このと
き、ゲート電極３をマスクとして自己整合的にゲ
ート電極３の両側に、例えば上記不純物がＮ型で
あればN-拡散層４が形成される。
1012／cm2〜１×1014／cm2程度の濃度でイオン注入
等の方法により基板１の表面に導入する。このと
き、ゲート電極３をマスクとして自己整合的にゲ
ート電極３の両側に、例えば上記不純物がＮ型で
あればN-拡散層４が形成される。
続いて例えば、シリコン酸化膜等の絶縁膜を一
定の厚さで全面に形成した後、イオンエツチング
等の方向性を有するいわゆる異方性エツチングを
全面に行つて、ゲート電極３の垂直な側面にサイ
ドウオール５を形成する。
定の厚さで全面に形成した後、イオンエツチング
等の方向性を有するいわゆる異方性エツチングを
全面に行つて、ゲート電極３の垂直な側面にサイ
ドウオール５を形成する。
その後、全面に、基板１と逆導電型の不純物を
高濃度（１×1014／cm2以上）にイオン注入し、高
温の熱処理を加えることによつて活性化した高濃
度ソース、ドレイン拡散層６を形成する（第２図
ｂ）。
高濃度（１×1014／cm2以上）にイオン注入し、高
温の熱処理を加えることによつて活性化した高濃
度ソース、ドレイン拡散層６を形成する（第２図
ｂ）。
この時、高濃度ソース、ドレイン拡散層６はサ
イドウオール５をマスクに自己整合的に形成され
るため、上記低濃度不純物拡散層４の端からはみ
出さないように形成され、２重拡散ソース、ドレ
イン領域が得られる。
イドウオール５をマスクに自己整合的に形成され
るため、上記低濃度不純物拡散層４の端からはみ
出さないように形成され、２重拡散ソース、ドレ
イン領域が得られる。
この構造のMOSTrでは、ゲート電極に近接す
るソース、ドレイン拡散層の濃度が低いため、ド
レイン近傍での強電界が弱められることとなり、
ホツトエレクトロン効果を抑制することができ
る。
るソース、ドレイン拡散層の濃度が低いため、ド
レイン近傍での強電界が弱められることとなり、
ホツトエレクトロン効果を抑制することができ
る。
ところが従来の電界効果型トランジスタの製造
方法では、最近サイドウオール及び２重拡散構造
によるgm劣化の問題が明らかになつてきた。
方法では、最近サイドウオール及び２重拡散構造
によるgm劣化の問題が明らかになつてきた。
すなわち第２図ｃに模式的に示すようにドレイ
ン近傍での電界によつて生じたホツトエレクトロ
ンがゲート電極３横のサイドウオール５にトラツ
プされ、このトラツプ電子によつて低濃度ソー
ス、ドレイン層４の表面がＰ型に反転しやすくな
り、実行的にN-濃度がより低くなる。この結果
MOSTrのソース抵抗が増大してgm等の劣化を
引き起こす。
ン近傍での電界によつて生じたホツトエレクトロ
ンがゲート電極３横のサイドウオール５にトラツ
プされ、このトラツプ電子によつて低濃度ソー
ス、ドレイン層４の表面がＰ型に反転しやすくな
り、実行的にN-濃度がより低くなる。この結果
MOSTrのソース抵抗が増大してgm等の劣化を
引き起こす。
またこのようなLDD型MOSTrの信頼性におけ
る問題点の他に、ゲート電極とソース、ドレイン
拡散層との間の付加容量が集積回路における高速
化等に影響を与えるという問題点があつた。
る問題点の他に、ゲート電極とソース、ドレイン
拡散層との間の付加容量が集積回路における高速
化等に影響を与えるという問題点があつた。
次にこの付加容量について、通常のMOSTrの
断面構造を工程順に示す第３図を用いて説明す
る。図中、１はシリコン基板、２はゲート絶縁
膜、３はゲート電極であり、以下このMOSTrの
製造方法について説明する。
断面構造を工程順に示す第３図を用いて説明す
る。図中、１はシリコン基板、２はゲート絶縁
膜、３はゲート電極であり、以下このMOSTrの
製造方法について説明する。
例えば多結晶シリコンあるいは高融点金属のよ
うな導電材料を、プラズマ反応を利用した公知の
方法で選択的に所望の幅で加工し、ゲート電極３
を形成する（第３図ａ）。
うな導電材料を、プラズマ反応を利用した公知の
方法で選択的に所望の幅で加工し、ゲート電極３
を形成する（第３図ａ）。
次いで、基板１と逆導電型の不純物をイオン注
入等の方法で基板１表面に入射し、高温の熱処理
を加えて、上記不純物を活性化することによつ
て、MOSTrのソース、ドレイン拡散層４を形成
する（第３図ｂ）。この場合、ゲート電極３をマ
スクとして、自己整合的にゲート電極３の両側に
ソース、ドレイン拡散層４が形成される。ところ
が、この不純物拡散層４は、高温熱処理を施すた
め、不純物の有する拡散係数に従つて基板１中に
拡散する。このとき不純物は横方向にも拡散し、
その結果ゲート電極３とソース、ドレイン拡散層
４との間に重なりが生じる。この重なりの程度
（距離ΔL）は不純物の種類及び加える熱処理温度
によつても異なる。
入等の方法で基板１表面に入射し、高温の熱処理
を加えて、上記不純物を活性化することによつ
て、MOSTrのソース、ドレイン拡散層４を形成
する（第３図ｂ）。この場合、ゲート電極３をマ
スクとして、自己整合的にゲート電極３の両側に
ソース、ドレイン拡散層４が形成される。ところ
が、この不純物拡散層４は、高温熱処理を施すた
め、不純物の有する拡散係数に従つて基板１中に
拡散する。このとき不純物は横方向にも拡散し、
その結果ゲート電極３とソース、ドレイン拡散層
４との間に重なりが生じる。この重なりの程度
（距離ΔL）は不純物の種類及び加える熱処理温度
によつても異なる。
ところでこの重なり（ΔL）は、第３図ｃの等
価回路に示すように、ゲートとソース、ドレイン
間の付加容量として作用し、集積回路等にこの
MOSTrを用いた場合、高速化、低消費電力化等
の高性能化にとつて障害となり、また、MOSTr
の微細化を行う上でも障げとなる。
価回路に示すように、ゲートとソース、ドレイン
間の付加容量として作用し、集積回路等にこの
MOSTrを用いた場合、高速化、低消費電力化等
の高性能化にとつて障害となり、また、MOSTr
の微細化を行う上でも障げとなる。
また、この付加容量は、第２図で示したLDD
構造における低濃度拡散層４とゲート電極３との
間でも同様に発生し問題となる。
構造における低濃度拡散層４とゲート電極３との
間でも同様に発生し問題となる。
本発明は上記のような従来の欠点にかえりみて
なされたもので、電界効果型トランジスタを、ゲ
ート電極の付加容量をなくし、ホツトエレクトロ
ン効果及びこれによるgm劣化を抑制して歩留り
よく製造することができる電界効果型トランジス
タの製造方法を得ることを目的とする。
なされたもので、電界効果型トランジスタを、ゲ
ート電極の付加容量をなくし、ホツトエレクトロ
ン効果及びこれによるgm劣化を抑制して歩留り
よく製造することができる電界効果型トランジス
タの製造方法を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る電界効果型トランジスタの製造
方法は、半導体基板上にゲート絶縁膜を介して、
その下部の幅が上部の幅より狭い断面逆凸字形状
のゲート電極を形成した後、該ゲート電極をマス
クとして不純物を基板に注入し熱処理を行つて、
その端部が上記ゲート電極下部の両側端に位置す
る低濃度ソース、ドレイン拡散層を形成し、その
後ゲート電極及びその両側に形成したサイドウオ
ールをマスクとして不純物を基板に注入し熱処理
を行つて、その端部が上記低濃度ソース、ドレイ
ン拡散層の端部まで届かない高濃度ソース、ドレ
イン拡散層を形成するものである。
方法は、半導体基板上にゲート絶縁膜を介して、
その下部の幅が上部の幅より狭い断面逆凸字形状
のゲート電極を形成した後、該ゲート電極をマス
クとして不純物を基板に注入し熱処理を行つて、
その端部が上記ゲート電極下部の両側端に位置す
る低濃度ソース、ドレイン拡散層を形成し、その
後ゲート電極及びその両側に形成したサイドウオ
ールをマスクとして不純物を基板に注入し熱処理
を行つて、その端部が上記低濃度ソース、ドレイ
ン拡散層の端部まで届かない高濃度ソース、ドレ
イン拡散層を形成するものである。
この発明においては、断面逆凸字型のゲート電
極をマスクとする不純物の注入、及び熱処理によ
り、その端部がゲート電極下部の両側端に位置す
る低濃度ソース、ドレイン層を形成し、さらに該
ゲート電極及びその両側のサイドウオールをマス
クとする不純物の注入、及び熱処理により、その
端部が上記低濃度ソース、ドレイン拡散層の端部
まで届かない高濃度ソース、ドレイン層を形成す
るから、２重拡散構造の各ソース、ドレイン層を
ゲート電極の下部に対し所要位置に精度よく形成
でき、電界効果型トランジスタを、ゲート電極の
付加容量を発生させることなく、ホツトエレクト
ロン効果及びこれによるgm劣化を抑制して歩留
りよく製造することができる。
極をマスクとする不純物の注入、及び熱処理によ
り、その端部がゲート電極下部の両側端に位置す
る低濃度ソース、ドレイン層を形成し、さらに該
ゲート電極及びその両側のサイドウオールをマス
クとする不純物の注入、及び熱処理により、その
端部が上記低濃度ソース、ドレイン拡散層の端部
まで届かない高濃度ソース、ドレイン層を形成す
るから、２重拡散構造の各ソース、ドレイン層を
ゲート電極の下部に対し所要位置に精度よく形成
でき、電界効果型トランジスタを、ゲート電極の
付加容量を発生させることなく、ホツトエレクト
ロン効果及びこれによるgm劣化を抑制して歩留
りよく製造することができる。
以下、本発明の一実施例を図について説明す
る。
る。
第１図は本発明の一実施例による電界効果型ト
ランジスタの断面構造を工程順に示し、図におい
て、１はシリコン基板、３は該基板１上にゲート
絶縁膜２を介して形成された、その下部の幅が上
部の幅より狭い断面略逆凸字形状のゲート電極で
あり、ゲート電極下部３ａ及びゲート電極上部３
ｂはそれぞれ多結晶シリコン及び高融点金属から
構成されている。４は上記ゲート電極３の両側に
形成された低濃度ソース、ドレイン拡散層で、そ
の端部は上記ゲート電極下部３ａの両側端に位置
している。また６は該低濃度拡散層４より厚い高
濃度拡散層で、その端部は低濃度拡散層４の端
部、つまりゲート電極下部３ａの両側端と、ゲー
ト電極上部３ｂの両側端との間に位置している。
５は上記ゲート電極３の両側壁面が形成されたサ
イドウオール（側壁絶縁膜）である。
ランジスタの断面構造を工程順に示し、図におい
て、１はシリコン基板、３は該基板１上にゲート
絶縁膜２を介して形成された、その下部の幅が上
部の幅より狭い断面略逆凸字形状のゲート電極で
あり、ゲート電極下部３ａ及びゲート電極上部３
ｂはそれぞれ多結晶シリコン及び高融点金属から
構成されている。４は上記ゲート電極３の両側に
形成された低濃度ソース、ドレイン拡散層で、そ
の端部は上記ゲート電極下部３ａの両側端に位置
している。また６は該低濃度拡散層４より厚い高
濃度拡散層で、その端部は低濃度拡散層４の端
部、つまりゲート電極下部３ａの両側端と、ゲー
ト電極上部３ｂの両側端との間に位置している。
５は上記ゲート電極３の両側壁面が形成されたサ
イドウオール（側壁絶縁膜）である。
次に製造方法について説明する。
シリコン基板１上にゲート絶縁膜２を形成した
後、下部と上部とで材質が異なる電極を形成す
る。この電極は例えば下部が多結晶シリコン３ａ
から、上部が高融点金属３ｂからなる２層膜で
も、あるいは膜の粒形、膜中の不純物濃度等を下
部と上部とで異ならせた単層膜でも良い。この電
極に対し、ガス組成、ガス圧、電力等の条件を最
適化してプラズマエツチングを施すことによつ
て、その下部３ａが上部３ｂより幅の小さい断面
逆凸字形状のゲート電極３を形成する。
後、下部と上部とで材質が異なる電極を形成す
る。この電極は例えば下部が多結晶シリコン３ａ
から、上部が高融点金属３ｂからなる２層膜で
も、あるいは膜の粒形、膜中の不純物濃度等を下
部と上部とで異ならせた単層膜でも良い。この電
極に対し、ガス組成、ガス圧、電力等の条件を最
適化してプラズマエツチングを施すことによつ
て、その下部３ａが上部３ｂより幅の小さい断面
逆凸字形状のゲート電極３を形成する。
しかる後、上記ゲート電極３をマスクとして全
面に、公知のイオン注入技術を用いて基板１と逆
導電型の不純物を低濃度（１×1012／cm2〜１×
1014／cm2）で自己整合的にイオン注入し、その後
熱処理を加えて、低濃度ソース、ドレイン拡散層
４をその端部が上記ゲート電極下部３ａの両側端
に位置するよう形成する（第１図ｂ）。
面に、公知のイオン注入技術を用いて基板１と逆
導電型の不純物を低濃度（１×1012／cm2〜１×
1014／cm2）で自己整合的にイオン注入し、その後
熱処理を加えて、低濃度ソース、ドレイン拡散層
４をその端部が上記ゲート電極下部３ａの両側端
に位置するよう形成する（第１図ｂ）。
次いで例えばシリコン酸化膜等の絶縁膜を全面
に一定に厚さに形成した後、イオンエツチング等
の方向性を有するいわゆる異方性エツチングを全
面に行つて、ゲート電極３の側壁にサイドウオー
ル５と呼ばれるシリコン酸化膜を形成する（第１
図ｃ）。
に一定に厚さに形成した後、イオンエツチング等
の方向性を有するいわゆる異方性エツチングを全
面に行つて、ゲート電極３の側壁にサイドウオー
ル５と呼ばれるシリコン酸化膜を形成する（第１
図ｃ）。
この後、上記ゲート電極３及びサイドウオール
５をマスクとして全面に、基板１と逆導電型の不
純物を高濃度（５×1014／cm2以上）にイオン注入
することによつて、高濃度ソース、ドレイン拡散
層６をその端部が上記低濃度ソース、ドレイン拡
散層４の端部に届かないよう形成する。これによ
り上記断面逆凹字型のゲート電極３の両側に２重
拡散構造のソース、ドレイン拡散層が形成され
る。
５をマスクとして全面に、基板１と逆導電型の不
純物を高濃度（５×1014／cm2以上）にイオン注入
することによつて、高濃度ソース、ドレイン拡散
層６をその端部が上記低濃度ソース、ドレイン拡
散層４の端部に届かないよう形成する。これによ
り上記断面逆凹字型のゲート電極３の両側に２重
拡散構造のソース、ドレイン拡散層が形成され
る。
以上の方法で作られたMOSTrでは、ソース、
ドレイン拡散層が低濃度拡散層と高濃度拡散層と
からなる２重拡散構造となつているため、ドレイ
ン近傍での電界を弱め、ホツトキヤリヤの発生を
抑えることができる。
ドレイン拡散層が低濃度拡散層と高濃度拡散層と
からなる２重拡散構造となつているため、ドレイ
ン近傍での電界を弱め、ホツトキヤリヤの発生を
抑えることができる。
また、発生したホツトキヤリヤがサイドウオー
ル中５にトラツプされても、ゲート電極３に印加
された正電位がゲート電極３のひさし部（ゲート
電極上部の両側部）からサイドウオール５に与え
られ、これにより該サイドウオール５中の電子の
負電位を中和することができる。そのためゲート
電極近傍のソース、ドレイン層での高抵抗化によ
るgm劣化等の問題を防止できる。また、上記低
濃度ソース、ドレイン拡散層４の端部は、ゲート
電極下部３ａの両側端と一致しているため、これ
らの間の付加容量はほとんどない。
ル中５にトラツプされても、ゲート電極３に印加
された正電位がゲート電極３のひさし部（ゲート
電極上部の両側部）からサイドウオール５に与え
られ、これにより該サイドウオール５中の電子の
負電位を中和することができる。そのためゲート
電極近傍のソース、ドレイン層での高抵抗化によ
るgm劣化等の問題を防止できる。また、上記低
濃度ソース、ドレイン拡散層４の端部は、ゲート
電極下部３ａの両側端と一致しているため、これ
らの間の付加容量はほとんどない。
なお、本発明は、Ｎ型あるいはＰ型のいずれの
MOSTrにも適用でき、また単一基板のみでな
く、エピタキシヤル基板あるいはウエハ上に形成
されたMOSTrにも適用でき、いずれの場合も上
記実施例と同様の効果を得ることができる。さら
に本発明はシリコン半導体以外の化合物半導体に
おいても適用できる。
MOSTrにも適用でき、また単一基板のみでな
く、エピタキシヤル基板あるいはウエハ上に形成
されたMOSTrにも適用でき、いずれの場合も上
記実施例と同様の効果を得ることができる。さら
に本発明はシリコン半導体以外の化合物半導体に
おいても適用できる。
以上のようにこの発明に係る電界効果型トラン
ジスタの製造方法によれば、断面逆凸字型のゲー
ト電極をマスクとする不純物の注入、及び熱処理
により、その端部がゲート電極下部の両側端に位
置する低濃度ソース、ドレイン層を形成し、さら
に該ゲート電極及びその両側に形成したサイドウ
オールをマスクとする不純物の注入、及び熱処理
により、その端部が上記低濃度ソース、ドレイン
拡散層の端部まで届かない高濃度ソース、ドレイ
ン層を形成するので、２重拡散構造の各ソース、
ドレイン層をゲート電極の下部に対し所要位置に
精度よく形成でき、電界効果型トランジスタを、
ゲート電極の付加容量を発生させることなく、ホ
ツトエレクトロン効果及びこれによるgm劣化を
抑制して歩留りよく製造することができる効果が
ある。
ジスタの製造方法によれば、断面逆凸字型のゲー
ト電極をマスクとする不純物の注入、及び熱処理
により、その端部がゲート電極下部の両側端に位
置する低濃度ソース、ドレイン層を形成し、さら
に該ゲート電極及びその両側に形成したサイドウ
オールをマスクとする不純物の注入、及び熱処理
により、その端部が上記低濃度ソース、ドレイン
拡散層の端部まで届かない高濃度ソース、ドレイ
ン層を形成するので、２重拡散構造の各ソース、
ドレイン層をゲート電極の下部に対し所要位置に
精度よく形成でき、電界効果型トランジスタを、
ゲート電極の付加容量を発生させることなく、ホ
ツトエレクトロン効果及びこれによるgm劣化を
抑制して歩留りよく製造することができる効果が
ある。
第１図は本発明の一実施例によるMOSTrの断
面構造をその製造工程順に示す図、第２図は従来
のMOSTrの断面構造をその製造工程順に示す
図、第３図は従来の他のMOSTrの断面構造をそ
の製造工程順に示す図及びその等価回路図であ
る。 図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４は低濃度ソース、ドレ
イン拡散層、５はサイドウオール（側壁絶縁膜）、
６は高濃度ソース、ドレイン拡散層である。な
お、図中同一符号は同一又は相当部分を示す。
面構造をその製造工程順に示す図、第２図は従来
のMOSTrの断面構造をその製造工程順に示す
図、第３図は従来の他のMOSTrの断面構造をそ
の製造工程順に示す図及びその等価回路図であ
る。 図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４は低濃度ソース、ドレ
イン拡散層、５はサイドウオール（側壁絶縁膜）、
６は高濃度ソース、ドレイン拡散層である。な
お、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板上に絶縁膜を介して、
下部と上部とで材質が異なる電極を形成する工程
と、 上記電極を、下部の幅が上部の幅より小さくな
るようエツチングして断面が逆凸字形状のゲート
電極を形成する工程と、 このゲート電極をマスクとして上記基板上に第
２導電型不純物を注入した後熱処理を行い、その
端部が上記ゲート電極下部の両側端に位置する低
濃度ソース、ドレイン拡散層を形成する工程と、 全面に絶縁膜を形成した後、この絶縁膜をエツ
チングして、上記ゲート電極に側壁絶縁膜を形成
する工程と、 上記ゲート電極及びその側壁絶縁膜をマスクと
して上記基板に第２導電型不純物を注入した後熱
処理を行い、その端部が上記低濃度ソース、ドレ
イン拡散層の端部まで届かない高濃度ソース、ド
レイン拡散層を形成する工程とを含むことを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188817A JPS6344770A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188817A JPS6344770A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344770A JPS6344770A (ja) | 1988-02-25 |
| JPH0571174B2 true JPH0571174B2 (ja) | 1993-10-06 |
Family
ID=16230333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188817A Granted JPS6344770A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740542U (ja) * | 1993-12-22 | 1995-07-18 | 積水化成品工業株式会社 | 緩衝性鮮度保持シート |
| JPH07251876A (ja) * | 1994-03-09 | 1995-10-03 | Shin Nippon Chem Oonamento Kogyo Kk | 食品用下敷シート |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5543646A (en) * | 1988-09-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
| US5089863A (en) * | 1988-09-08 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with T-shaped gate electrode |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH07113079B2 (ja) * | 1988-10-28 | 1995-12-06 | 旭有機材工業株式会社 | 硬化性組成物 |
| JP2995838B2 (ja) * | 1990-01-11 | 1999-12-27 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置及びその製造方法 |
| US5441904A (en) * | 1993-11-16 | 1995-08-15 | Hyundai Electronics Industries, Co., Ltd. | Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries |
| KR960006004A (ko) * | 1994-07-25 | 1996-02-23 | 김주용 | 반도체 소자 및 그 제조방법 |
| WO2000034984A2 (en) * | 1998-12-07 | 2000-06-15 | Intel Corporation | Transistor with notched gate |
| JP4580657B2 (ja) * | 2004-01-30 | 2010-11-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR101263648B1 (ko) * | 2007-08-31 | 2013-05-21 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 제조 방법. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
-
1986
- 1986-08-12 JP JP61188817A patent/JPS6344770A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
Cited By (2)
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| JPH0740542U (ja) * | 1993-12-22 | 1995-07-18 | 積水化成品工業株式会社 | 緩衝性鮮度保持シート |
| JPH07251876A (ja) * | 1994-03-09 | 1995-10-03 | Shin Nippon Chem Oonamento Kogyo Kk | 食品用下敷シート |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344770A (ja) | 1988-02-25 |
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