KR100499400B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 티타늄 실리사이드막과 도핑된 폴리실리콘막의 계면에 발생되는 응집 현상을 방지하여 게이트 전극의 신뢰성을 확보할 수 있는 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명은 반도체 기판 상에 게이트 절연막, 도핑된 실리콘막을 순차적으로 형성하는 단계와, 상기 도핑된 실리콘막 상부에 원자 이동 저지용 폴리실리콘-게르마늄 박막을 형성하는 단계와, 상기 폴리실리콘-게르마늄 박막 상부에 티타늄 실리사이드막을 형성하는 단계와, 상기 티타늄 실리사이드막 상부에 마스크 산화막을 증착하는 단계, 및 상기 마스크 산화막, 티타늄 실리사이드막, 폴리실리콘-게르마늄 박막 및 도핑된 실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로 보다 구체적으로는 티타늄 실리사이드막을 포함하는 게이트 전극 형성방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅(slecting)하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막이 대부분 이용된다. 이러한 도핑된 폴리실리콘막을 이용한 게이트 전극은 공정이 안정하다는 장점을 가지지만, 폴리실리콘막의 높은 비저항으로 인하여 디자인 룰(design rule)이 작아짐에 따라 소자의 동작 속도가 저하된다는 문제점이 있다.
따라서 종래에는 고융점 실리사이드막 특히 티타늄 실리사이드막을 사용하는 구조가 제안되었다. 도 1는 티타늄 실리사이드막을 포함하는 게이트 전극을 나타낸 도면으로, 도 1를 참조하여 종래의 게이트 전극 형성방법을 설명한다.
먼저, 도면에서와 같이, 반도체 기판(1) 상부에 열산화 방식에 의하에 게이트 절연막(2)을 형성한다. 이어, 게이트 절연막(2) 상부에 도핑된 폴리실리콘막(3)을 증착하고, 도핑된 폴리실리콘(3) 상부에 티타늄 실리사이드막(5)을 증착한다음, 티타늄 실리사이드막(5) 상부에 마스크 산화막(6)을 형성한다.
그후, 공지의 포토리소그라피 공정 및 패터닝 공정을 이용하여, 마스크 산화막(6)과 티타늄 실리사이드막(5) 및 도핑된 폴리실리콘막(3)을 순차적으로 패터닝하여 게이트 전극을 형성한다.
그리고나서, 도면에서는 도시되지 않았지만, 게이트 절연막(2)의 신뢰성 및 패터닝 공정으로 인하여 기판 표면에 발생된 결함들을 제거하기 위하여 재산화 공정을 실시한다.
이와같이 티타늄 실리사이드막을 이용하여 게이트 전극을 형성하는 방법은 제조 공정이 단순하다는 장점이 있다.
그러나, 상기와 같이 티타늄 실리사이드막을 이용한 게이트 전극은 다음과 같은 문제점을 갖는다.
상기의 게이트 전극을 구성하는 티타늄 실리사이드막은 열 안정성이 매우 나빠서, 재산화 공정이나 후속의 열처리 공정을 진행하게 되면, 티타늄 실리사이드막의 실리콘 원자들이 폴리실리콘막으로 이동되어, 폴리실리콘막과의 계면에서 응집 현상(agglomeration)이 발생된다. 이러한 응집 현상은 티타늄 실리사이드막의 비저항을 증대시키고, 도 1에서와 같이 티타늄 실리사이드막(5)과 폴리실리콘막(3)의 계면을 거칠게 만든다.
또한, 티타늄 실리사이드막(5)과 폴리실리콘막(3)의 계면이 심하게 거칠게 되면, 게이트 절연막(2)또한 영향을 받게 되어, 게이트 절연막(2)특성이 저하된다.
이와같이 게이트 절연막의 인테그리티(integrity) 열화를 방지하기 위하여 종래의 다른 방법으로는 폴리실리콘막의 두께를 증대시키는 기술이 제안되었으나, 상기 방법은 게이트 전극의 전도 특성 및 후속의 층간 절연막 공정에 영향을 미치게 되는 문제점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 티타늄 실리사이드를 포함하는 게이트 전극에 있어서, 상기 티타늄 실리사이드막과 도핑된 폴리실리콘막의 계면에 발생되는 응집 현상을 방지하여 게이트 전극의 신뢰성을 확보할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 반도체 기판 상에 게이트 절연막, 도핑된 실리콘막을 순차적으로 형성하는 단계와, 상기 도핑된 실리콘막 상부에 원자 이동 저지용 폴리실리콘-게르마늄 박막을 형성하는 단계와, 상기 폴리실리콘-게르마늄 박막 상부에 티타늄 실리사이드막을 형성하는 단계와, 상기 티타늄 실리사이드막 상부에 마스크 산화막을 증착하는 단계, 및 상기 마스크 산화막, 티타늄 실리사이드막, 폴리실리콘-게르마늄 박막 및 도핑된 실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 폴리실리콘-게르마늄 박막에서 게르마늄의 함량은 전체 함량의 5 내지 50% 정도이고, 상기 폴리실리콘-게르마늄 박막은 불순물이 포함되도록 형성된다. 이때, 상기 막이 불순물을 포함하도록 형성하는 방법은 PH3 가스를 첨가하면서 증착하거나, 또는 박막 증착후, 인이온을 주입한다.
그리고, 상기 폴리실리콘-게르마늄 박막은 SiH4 가스와 GeH4 가스를 이용하여 화학 기상 증착법으로 형성되고, 약 50 내지 300Å 두께로 증착된다.
또한, 게이트 전극을 형성하는 단계 이후에, 상기 게이트 전극이 형성된 반도체 기판 결과물을 열처리하여, 상기 게이트 전극의 측벽에 열산화막을 형성하는 단계와, 상기 게이트 전극 및 열산화막을 마스크로 하여, 상기 반도체 기판내에 저농도 불순물을 이온 주입하는 단계와, 상기 열산화막 일측 각각에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극, 열산화막 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판에 고농도 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 추가로 포함하여 모스 트랜지스터를 형성한다.
이때, 상기 열산화막를 형성하기 위한 열처리 단계는 약 700 내지 1000℃에서 건식 또는 습식으로 진행되는 것이 바람직하고, 상기 열산화막의 두께가 30 내지 150Å 정도가 될 때까지 진행하는 것이 바람직하다.
본 발명에 의하면, 티타늄 실리사이드막을 포함하는 게이트 전극을 형성할 때, 티타늄 실리사이드막과 폴리실리콘막 사이에 폴리실리콘-게르마늄 박막을 개재한다. 이에따라, 후속의 열 공정을 진행할 때 티타늄 실리사이드막내의 실리콘 원자들이 폴리실리콘막으로 이동되거나,폴리 실리콘막의 실리콘이 과다로 소모되는 것이 방지된다.
이에따라, 티타늄 실리사이드막의 응집 현상이 발생되지 않으며, 게이트 절연막의 인테그리티에도 영향을 미치지 않게 되어, 게이트 절연막 특성 또한 확보할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 상부에 표면 열산화 방식에 의하여 게이트 절연막(12)을 형성한 후, 게이트 절연막(12) 상부에 불순물이 도핑된 폴리실리콘막(13)을 예를들어 500 내지 1000Å 두께로 형성한다. 이어서, 도핑된 폴리실리콘막(13) 상부에 도핑된 폴리실리콘막(13) 표면에 발생하는 응집 현상을 방지하기 위하여 폴리실리콘-게르마늄(poly Si-Ge) 박막(14)을 소정 두께 예를들어, 50 내지 300Å의 두께로 증착한다. 여기서, 상기 폴리실리콘-게르마늄 박막(14)에서 게르마늄의 함량은 전체 함량의 5 내지 50% 정도가 적당하며, SiH4 가스와 GeH4 가스를 이용하여 화학 기상 증착법으로 형성됨이 바람직하다. 또한, 폴리실리콘-게르마늄 박막(14)을 형성한다음, 게르마늄 원자의 분포를 균일하게 하기 위하여, 600 내지 800℃의 온도에서 소정의 열처리 공정을 실시함이 바람직하다. 아울러, 상기 폴리실리콘-게르마늄 박막(14)의 전도성을 개선하기 위하여 상기막의 증착중 PH3 가스를 주입하면서 증착하거나, 또는 폴리실리콘-게르마늄 박막(14)의 증착후, 인 이온을 이온주입 할 수 있다.
그후, 폴리실리콘-게르마늄 박막(14) 상에 공지의 방법으로 티타늄 실리사이드막(15)을 형성한다음, 그 상부에 화학 기상 증착법으로 마스크 산화막(16)을 증착한다. 여기서, 상기 도핑된 폴리실리콘막(13) 대신 도핑된 비정질 실리콘막이 사용될 수 있으며, 상기 티타늄 실리사이드막(15)은 약 500 내지 2000Å 두께로 증착된다. 그리고나서, 상기 마스크 산화막(16) 상부에 게이트 전극영역을 한정하기 위하여, 공지의 포토리소그라피 방식으로 레지스트 패턴(도시되지 않음)을 형성한다음, 이 레지스트 패턴을 마스크로 이용하여, 마스크 산화막(16), 티타늄 실리사이드막(15), 폴리실리콘-게르마늄 박막(14) 및 도핑된 폴리실리콘막(13)을 패터닝하여, 게이트 전극 구조물을 형성한다. 이때, 상기 식각 공정으로 게이트 절연막(12)의 표면이 일부 식각될때까지, 과도 식각(over etching)을 실시하여 줌이 바람직하다.
다음으로, 상기의 결과물을 열처리한다. 그러면, 상기 열처리 공정으로, 도 2b에 도시된 바와 같이, 게이트 절연막(12), 도핑된 폴리실리콘막(13), 폴리실리콘게르마늄 박막(14) 및 티타늄 실리사이드막(15)의 표면에 열산화막(17)이 형성된다. 여기서, 상기 열처리 공정은 700 내지 1000℃의 온도범위에서 건식 또는 습식으로 모두 진행할 수 있고, 상기 열처리 공정은 열산화막(17)이 약 30 내지 50Å정도만큼 성장할때까지 진행함이 바람직하다. 이어서, 게이트 전극 구조물을 마스크로 하여, 반도체 기판(11)에 기판과 다른 불순물 타입의 저농도 불순물을 이온 주입한다. 도면에서의 화살표는 저농도 불순물의 이온 주입을 나타낸다.
이어서, 도 2c에 도시된 바와 같이, 반도체 기판(11) 결과물 상부에 소정 두께로 절연막을 증착한다음, 이방성 건식 식각을 진행하여, 게이트 구조물 양측벽에 스페이서(18)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 스페이서(18)를 마스크로 하여, 노출된 반도체 기판(11)에 기판과 다른 불순물 타입을 갖는 고농도 불순물을 이온 주입하여, 접합 영역(도시되지 않음)을 형성한다.
본 발명과 같이 티타늄 실리사이드막(15)과 도핑된 폴리실리콘막(13) 사이에 폴리실리콘-게르마늄 박막(14)을 형성하게 되면, 폴리실리콘-게르마늄 박막(14)내 포함된 게르마늄 원자들이 산화 공정중 도핑된 폴리실리콘막(13)내의 실리콘 소모를 막을 수 있고, 티타늄 실리사이드막(15)내의 실리콘이 폴리실리콘막(13)쪽으로 이동되는 것을 방지하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 티타늄 실리사이드막을 포함하는 게이트 전극을 형성할 때, 티타늄 실리사이드막과 폴리실리콘막 사이에 폴리실리콘-게르마늄 박막을 개재한다. 이에따라, 후속의 열 공정을 진행할 때 티타늄 실리사이드막내의 실리콘 원자들이 폴리실리콘막으로 이동되거나,폴리 실리콘막의 실리콘이 과다로 소모되는 것이 방지된다.
이에따라, 티타늄 실리사이드막의 응집 현상이 발생되지 않으며, 게이트 절연막의 인테그리티에도 영향을 미치지 않게 되어, 게이트 절연막 특성 또한 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 게이트 전극 형성방법을 설명하기 위한 도면.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 게이트 절연막
13 - 도핑된 폴리실리콘막 14 - 폴리실리콘-게르마늄 박막
15 - 티타늄 실리사이드막 16 - 마스크 산화막
17 : 열산화막 18 - 측벽 스페이서
Claims (11)
- 반도체 기판 상에 게이트 절연막, 도핑된 실리콘막을 순차적으로 형성하는 단계;상기 도핑된 실리콘막 상부에 원자 이동 저지용 폴리실리콘-게르마늄 박막을 형성하는 단계;상기 폴리실리콘-게르마늄 박막 상부에 티타늄 실리사이드막을 형성하는 단계;상기 티타늄 실리사이드막 상부에 마스크 산화막을 증착하는 단계; 및상기 마스크 산화막, 티타늄 실리사이드막, 폴리실리콘-게르마늄 박막 및 도핑된 실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘-게르마늄 박막에서 게르마늄의 함량은 전체 함량의 5 내지 50% 정도인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서, 상기 폴리실리콘-게르마늄 박막은 불순물이 포함되도록 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 3 항에 있어서, 상기 폴리실리콘-게르마늄 박막에 불순물을 포함시키는 방법은, 상기 박막 증착시 PH3 가스를 첨가하면서 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법,
- 제 3 항에 있어서, 상기 폴리실리콘-게르마늄 박막에 불순물을 포함시키는 방법은 박막 증착후, 인이온을 주입하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 폴리실리콘-게르마늄 박막은 SiH4 가스와 GeH4 가스를 이용하여 화학 기상 증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 6 항에 있어서, 상기 폴리실리콘-게르마늄 박막은 50 내지 300Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 도핑된 실리콘막은 도핑된 폴리실리콘막, 도핑된 비정질 실리콘막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계 이후에, 상기 게이트 전극이 형성된 반도체 기판 결과물을 열처리하여, 상기 게이트 전극의 측벽에 열산화막을 형성하는 단계;상기 게이트 전극 및 열산화막을 마스크로 하여, 상기 반도체 기판내에 저농도 불순물을 이온 주입하는 단계;상기 열산화막 일측 각각에 측벽 스페이서를 형성하는 단계; 및상기 게이트 전극, 열산화막 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판에 고농도 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 항에 있어서, 상기 열산화막를 형성하기 위한 열처리 단계는 약 700 내지 1000℃에서 건식 또는 습식으로 진행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 10 항에 있어서, 상기 열처리 단계는 상기 열산화막의 두께가 30 내지 150Å 정도가 될 때까지 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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| KR10-1999-0010228A KR100499400B1 (ko) | 1999-03-25 | 1999-03-25 | 반도체 소자의 게이트 전극 형성방법 |
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| KR100816760B1 (ko) | 2006-11-15 | 2008-03-25 | 삼성전자주식회사 | 게이트 전극을 구비하는 반도체소자 및 그 제조방법 |
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1999
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