KR100261185B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 게이트 산화막의 두께 조절이 용이하고, 게이트 산화막의 신뢰성을 향상시키기 위한 반도체소자 제조방법을 제공하기 위한 것으로써, 제 1 도전형의 반도체기판상에 게이트 절연막과 제 1 폴리실리콘층을 차례로 형성하는 공정과, 상기 제 1 폴리실리콘층의 일영역을 노출시킨 후 제 1 농도를 갖는 제 2 도전형의 불순물을 주입하는 공정과, 상기 불순물이 주입되지 않은 제 1 폴리실리콘층의 또다른 영역을 노출시킨 후 상기 제 1 농도보다 상대적으로 작은 농도의 제 2 농도를 갖는 제 2 도전형의 불순물을 주입하는 공정과, 상기 제 1 폴리실리콘층상에 확산방지층을 형성하는 공정과, 상기 확산방지층상에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층, 확산방지층, 제 1 폴리실리콘층, 그리고 게이트 절연막을 선택적으로 제거하여 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자 제조방법
본 발명은 반도체소자에 관한 것으로 특히, 서로 다른 두께의 게이트 절연막을 갖는 반도체소자 제조방법에 관한 것이다.
일반적으로 CMOS트랜지스터에 있어서 집적도를 향상시키기 위해 트랜지스터의 사이즈를 서브미크론 수준까지 저하시키는 방안이 있다.
이때, 게이트 절연막의 두께 또한 감소되는데 게이트 절연막의 두께가 감소됨에 따라 소자의 스피드특성도 개선된다.
이하, 종래기술에 따른 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체기판(11)상에 포토레지스트(12)를 도포한 후, 노광 및 현상공정으로 패터닝하여 도 1b에 도시한 바와 같이, 기판(11)의 소정부위를 마스킹한다.
이후, 패터닝된 포토레지스트(12)를 마스크로 이용하여 노출된 기판(11)표면내에 질소이온을 주입한다.
통상 질소는 실리콘의 산화속도를 감소시키는 특성을 가지고 있다. 따라서, 기판(11)에 질소이온을 주입하게 되면 도 1c에 도시한 바와 같이, 질소이온이 주입된 부분의 게이트 산화막(13a)은 질소이온이 주입되지 않은 부분의 게이트 산화막(13b)의 두께보다 더 얇게 성장된다.
이후, 도 1d에 도시한 바와 같이, 서로 다른 두께의 게이트 산화막(13a,13b)상에 게이트전극물질을 증착한 후, 패터닝하여 상대적으로 얇은 게이트 산화막(13a)을 갖는 게이트전극(14a)과, 상대적으로 두꺼운 게이트 산화막(13b)을 갖는 게이트전극(14b)을 형성한다.
이와 같이, 질소이온을 주입하여 하나의 기판상에 두께가 다른 게이트 산화막을 형성하는 기술은 참고문헌(IEEE Electron Device Letters, Vol.16, No.7,July 1995,pp.907~910(Simultaneous Growth of Different Thickness Gate Oxide in Silicon CMOS Processing)에 나타나 있다.
참고문헌에 나타난 기술에 의하면, 게이트 산화막을 스케일링 함으로써 마이크로프로세서(Microprocessor)의 속도를 개선시킬 수가 있다.
하지만 메모리소자등과 데이타를 주고 받는 부분에서 서로 다른 전원전압을 사용하여야 하는 문제가 발생한다.
즉, 상대적으로 높은 전압을 사용하는 트랜지스터에 얇은 게이트 산화막을 적용할 경우, 게이트 산화막의 신뢰성이 문제가 된다.
따라서, 서로 다른 두께의 게이트 산화막을 형성하는 공정이 필요하게 되는데 이를 위해서는 얇은 게이트 산화막을 형성할 부위에만 질소이온을 주입한다.
이로 인해 후공정에서 열산화막을 성장시키면 질소이온이 주입되지 않은 부분에 비해 얇은 게이트 산화막을 성장시킬 수가 있다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 질소이온을 주입하여 게이트 산화막의 두께를 조절하는데에는 한계가 있다.
둘째, 질소이온시 기판에 데미지가 발생하므로 후공정에서 형성되는 게이트 산화막의 신뢰성이 열화된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 안출한 것으로써, 게이트 산화막의 두께 조절의 범위를 확대할 수 있으며 이온주입에 의해 기판에 데미지가 발생하는 것을 방지하여 게이트 산화막의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2d는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트 산화막
23 : 제 1 폴리실리콘 24 : 제 1 포토레지스트
24a,24b : 제 2, 제 3 포토레지스트 25 : 확산방지층
26 : 게이트전극
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제 1 도전형의 반도체기판상에 게이트 절연막과 제 1 폴리실리콘층을 차례로 형성하는 공정과, 상기 제 1 폴리실리콘층의 일영역을 노출시킨 후 제 1 농도를 갖는 제 2 도전형의 불순물을 주입하는 공정과, 상기 불순물이 주입되지 않은 제 1 폴리실리콘층의 또다른 영역을 노출시킨 후 상기 제 1 농도보다 상대적으로 작은 농도의 제 2 농도를 갖는 제 2 도전형의 불순물을 주입하는 공정과, 상기 제 1 폴리실리콘층상에 확산방지층을 형성하는 공정과, 상기 확산방지층상에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층, 확산방지층, 제 1 폴리실리콘층, 그리고 게이트 절연막을 선택적으로 제거하여 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, P도전형의 반도체기판(21)상에 게이트 산화막(22)을 형성한다.
게이트 산화막(22)상에 불순물이 도핑되지 않은 제 1 폴리실리콘(23)을 형성한 후, 제 1 폴리실리콘(23)상에 제 1 포토레지스트(24)를 도포한다.
노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝하여 얇은 게이트 산화막이 요구되는 영역(제 1 영역)의 제 1 폴리실리콘(23)을 노출시킨다.
이어서, 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 노출된 제 1 영역의 제 1 폴리실리콘(23)에 N도전형의 이온 예를들면, P(인)을 주입한다.
여기서, 기판(21)이 N도전형이면, 상기 제 1 영역의 제 1 폴리실리콘(23)에는 P도전형의 이온을 주입한다.
이어, 도 2b에 도시한 바와 같이, 제 1 포토레지스트(24)를 제거한 후, 제 1 폴리실리콘(23)상에 제 2 포토레지스트(24a)를 도포한다.
그리고 노광 및 현상공정으로 제 2 포토레지스트(24a)를 패터닝하여 P이온이 주입되지 않은 부분(제 2 영역)의 제 1 폴리실리콘(23)을 노출시킨다.
이어, 패터닝된 제 2 포토레지스트(24a)를 마스크로 이용하여 제 1 영역에 주입된 농도보다 더 낮은 농도의 P이온을 주입한다.
여기서, 본 발명의 실시예와 같이, 고농도에서 저농도순으로 이온을 주입하거나 또는 저농도에서 고농도순으로 주입하여도 무방하다.
이후, 도 2c에 도시한 바와 같이, 제 2 포토레지스트(24a)를 제거한 후, 제 1 폴리실리콘(23)에 주입된 P이온이 열처리공정에서 확산되는 것을 방지하기 위해 제 1 폴리실리콘(23)상에 확산방지층(25)을 형성한다.
이때, 확산방지층(25)의 물질로써는 티타늄나이트라이드(TiN)을 이용한다.
이어, 확산방지층(25)상에 제 2 폴리실리콘(23a)을 증착한 후, 제 2 폴리실리콘(23a)상에 제 3 포토레지스트(24b)를 도포한다.
그리고, 도 2d에 도시한 바와 같이, 노광 및 현상공정을 통해 제 3 포토레지스트(26)를 패터닝한 후, 패터닝된 제 3 포토레지스트(24b)를 마스크로 이용한 식각공정으로 제 2 폴리실리콘(23a), 확산방지층(25), 제 1 폴리실리콘(23), 그리고 게이트 산화막(22)을 차례로 제거하여 제 1 영역과 제 2 영역에 게이트전극(26)을 형성한다.
본 발명의 실시예에서는 제 1 영역에 제 1 농도의 이온을 주입하고, 제 2 영역에는 제 1 농도와 다른 농도의 이온을 주입하였으나, 상기 제 1 영역과 제 2 영역중 임의의 영역에만 이온을 주입하는 것을 적용할 수 있다.
이와 같은 본 발명에 따르면, 게이트전극 물질인 제 1 폴리실리콘(23)에 주입되는 이온의 농도를 다르게하여 마치 게이트 산화막의 두께가 다른 것과 같은 효과를 유도한 것이다.
즉, P이온의 농도가 상대적으로 높은 제 1 영역의 제 1 폴리실리콘(23)에서는 폴리-디플리션 효과가 작으므로 게이트 산화막의 두께가 얇은 것과 같은 효과를 얻고, 이온의 농도가 제 1 영역에 비해 상대적으로 낮은 제 2 영역의 제 1 폴리실리콘(23)에서는 폴리-디플리션 효과가 크므로 게이트 산화막의 두께가 두꺼운 것과 같은 효과를 얻는다.
다시말해서, 폴리-디플리션 효과가 작다는 것은 게이트에 작은 전압을 인가하더라도 채널이 형성되지만, 반대로 폴리-디플리션 효과가 크게 되면 게이트에 보다 높은 전압을 인가하여야만 채널이 형성된다는 것을 의미한다.
실제적으로 본 발명은 직접적으로 게이트 산화막의 두께를 조절하는 종래기술과는 달리, 폴리-디플리션 효과를 이용하여 제 1 영역과 제 2 영역에서 동일한 게이트 산화막을 갖더라도 소자 동작에 있어서는 제 1 영역과 제 2 영역에서 서로 다른 두께의 게이트 산화막이 형성된 것과 같은 결과를 유도한다.
이상에서 상술한 바와 같이, 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 질소이온을 주입하여 게이트 산화막의 두께를 조절하는 것에 비해 두께조절의 범위를 더 크게할 수 있으며 이온주입시 기판이 데미지를 받지 않으므로 게이트 산화막의 신뢰성을 향상시킨다.
둘째, 확산방지층을 사용함으로써 게이트 산화막의 두께 조절을 위해 게이트전극물질에 주입되었던 이온이 확산되는 것을 방지할 수 있다.

Claims (3)

  1. 제 1 도전형의 반도체기판상에 게이트 절연막과 제 1 폴리실리콘층을 차례로 형성하는 공정과,
    상기 제 1 폴리실리콘층의 일영역에는 제 1 농도를 갖는 제 2 도전형의 불순물을 주입하고, 불순물이 주입되지 않은 상기 제 1 폴리실리콘층의 또다른 영역에는 상기 제 1 농도보다 상대적으로 농도가 작은 제 2 농도를 갖는 제 2 도전형의 불순물을 주입하는 공정과,
    상기 제 1 폴리실리콘층상에 확산방지층을 형성하는 공정과,
    상기 확산방지층상에 제 2 폴리실리콘층을 형성하는 공정과,
    상기 제 2 폴리실리콘층, 확산방지층, 제 1 폴리실리콘층, 그리고 게이트 절연막을 선택적으로 제거하여 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 농도의 불순물이 주입된 반도체기판상에는 얇은 게이트 산화막의 두께를 요구하는 트랜지스터의 게이트전극이 형성되고, 상기 제 2 농도의 불순물이 주입된 반도체기판상에는 상대적으로 두꺼운 게이트 산화막을 요구하는 트랜지스터의 게이트전극이 구성되는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서, 상기 확산방지층은 티타늄나이트라이드(TiN)을 이용하는 것을 특징으로 하는 반도체소자 제조방법.
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