KR100571315B1 - 반도체 소자의 저도핑 드레인 구조 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 저도핑 드레인 구조의 형성 방법에 관한 것으로서,단순한 공정에 의해서 저도핑 드레인 구조를 형성할 수 있는 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여 본 발명은 게이트와 게이트의 측면을 포함하는 실리콘 기판의 소정의 부분에 이온 주입 마스크를 형성하는 단계를 포함하는 것을 특징으로 합니다. 이에, 고농도의 소스와 드레인 영역을 형성한 후 이온 주입 마스크를 제거하고, 게이트를 마스크로 하여 실리콘 기판의 소정의 부분에 저농도로 이온을 주입함으로써, 저도핑 드레인 구조를 형성할 수 있습니다.

Description

반도체 소자의 저도핑 드레인 구조 형성 방법{Constructing method for lightly doped drain structure of semiconductor device}
본 발명은 저도핑 드레인 구조의 형성 방법에 관한 것으로서, 보다 구체적으로는 게이트를 형성한 후 게이트를 마스크로 자기정렬 방식을 이용하여 소스와 드레인 영역의 저도핑 영역을 도핑하는 반도체 소자의 저도핑 드레인 구조의 형성 방법에 관한 것이다.
반도체 공정 특히, 광학 식각(Photolithography)의 발전에 힘입어 반도체 소자의 크기는 작아져 왔다. 이 소형화에는 다음과 같은 두 가지의 동기가 있다. 첫째, 경제적 이유이다. 같은 면적의 반도체에 많은 소자를 집적시킴으로써 큰 시스템을 작게 만들 수 있다. 이것이 현대의 전자 시스템이 저가격이 되는 근본 이유이다. 둘째, 회로 속도 향상을 들 수가 있다. 소자를 작게 함으로써 소자 자체 속도를 증가시키고 회로 속도 또한 증가시킬 수가 있다. 소자와 소자 간의 거리가 짧아지므로 신호를 전달하는 거리가 짧아지기 때문이다.
이와 같이 MOS(Metal Oxide Semiconductor, 이하 'MOS'라 한다) 소자가 소형화되면서도 소자가 정상적으로 작동할 수 있기 위해서는 소자의 크기가 작아짐에 따른 트랜지스터의 파라미터를 결정해야 한다. 이에 대한 이론이 스케일링 이론이다. MOS 소자의 채널 길이가 짧아짐에 따라서 소자가 정상적으로 작동하려면, 드레인(Drain)에 의한 공핍 영역이 소스(Source)와 닿아서는 안 된다.
채널 길이가 1/s 만큼 줄어들면 전압은 1/s, 도핑은 s배 만큼 스케일링되어야 한다. 그러나, 실제로 채널 길이가 줄어드는 만큼 전압이 줄어들지는 못했다. 이에 따라 다음과 같은 문제가 발생한다. 첫째, 수직, 수평 방향으로의 평균 전계가 증가하여 채널 전자와 정공의 에너지를 증가시켜서 고온캐리어(Hot Carrier) 효과가 나타나므로 트랜지스터의 신뢰성에 문제점을 초래한다. 둘째, 공핍 영역 길이가 스케일링되지 않아서 펀치 스루(Punch Through) 문제가 심각하게 된다.
이러한 문제를 해결하기 위한 대표적인 구조로 저도핑 드레인(LDD; Lightly Doped Drain)을 들 수 있다. 저도핑 드레인은 전반적인 소스와 드레인 영역은 고농도로 도핑하고, 채널에 인접한 영역은 저농도로 도핑하여 펀치 스루 현상을 줄여주는 구조이다. 저도핑 드레인 구조에 의해서 소자의 동작 특성은 상당히 개선되지만, 공정시에 더 많은 단계를 거쳐야 하므로 저도핑 드레인 구조에서는 공정이 복잡하고 공정 비용이 증가한다.
도 1a 내지 도 1d는 종래 기술에 따른 저도핑 드레인 구조를 형성하는 과정을 나타내는 공정도이다. 도 1a 내지 도 1d에서 'n+'는 도너(Doner)를 고농도로 도핑한 영역, 'n-'는 도너를 저농도로 도핑한 영역, 'p'는 억셉터(Acceptor)를 도핑한 영역을 나타낸다.
도 1a 내지 도 1d를 참조하면, 저도핑 드레인 구조의 제작에서 중요한 점은 게이트 양옆의 측벽공간(Sidewall Spacer)(22)을 이용하는 것이다. 실리콘 기판(10) 위에 게이트 산화물(14)과 게이트(12)를 형성한 후, 사진 식각 공정으로 저농도로 도핑할 영역을 정의하고 도너 이온 주입으로 얕고 낮게 도핑된 소스(16)와 드레인(18) 영역을 형성한다(도 1a). 이어서, 게이트(12)와 소스(16), 드레인(18)을 포함한 영역 위에 화학 기상 증착 등의 방법으로 두꺼운 산화막(20)을 증착한다(도 1b).
고농도 이온 주입에서 마스크의 역할을 할 측벽 공간(22) 부위만 제외하고 반응성 이온 에칭 등의 방법으로 산화막(22)을 제거한다(도 1c). 사진 식각 공정으로 고농도로 도핑할 영역을 정의하고, 측벽 공간(22)을 마스크로 하여 고농도의 도너 이온을 주입하면, 고농도로 도핑된 고도핑 소스와 드레인(24, 25) 영역은 저농도로 도핑이 이루어진 저도핑 소스와 드레인(26, 27)에 의해 채널 영역과 분리된다(도 1d).
이와 같이 종래 기술에 따른 저도핑 드레인 구조의 형성 방법에 의하면, 저농도로 도핑된 영역(26, 27)을 형성하기 위해서 두 번의 사진 식각 공정과 측벽 공간(22)을 형성하기 위한 공정을 실행해야 하므로 공정이 복잡한 단점이 있다.
따라서, 본 발명의 목적은 단순한 공정에 의해서 저도핑 드레인 구조를 형성하는 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 n형 실리콘 기판과 p형 실리콘 기판 중에서 선택된 실리콘 기판을 준비하는 단계와, 선택된 실리콘 기판 위에 게이트 산화막을 형성하는 단계와, 게이트 산화막 위에 게이트를 형성하는 단계와, 게이트와 게이트의 측면을 포함하는 실리콘 기판의 소정의 부분에 이온 주입 마스크를 형성하는 단계와, 이온 주입 마스크 부분을 제외한 부분에 소정의 깊이의 고농도로 이온을 주입하여 실리콘 기판과 전기적 성질이 반대인 유형의 소스와 드레인 영역을 형성하는 단계와, 이온 주입 마스크를 제거하는 단계와, 게이트를 마스크로 사용하여 소스 및 드레인과 같은 전기적 성질을 갖는 이온을 고농도로 이온이 주입된 소스와 드레인 영역의 깊이보다 얕게 저농도로 주입하여 이온 주입 마스크에 의해 마스킹된 실리콘 기판의 소정의 부분에 저도핑 영역을 형성하는 단계를 포함하는 저도핑 드레인 구조 형성 방법을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 2는 일반적인 MOS 소자의 저도핑 드레인 구조를 나타내는 단면도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 저도핑 드레인 구조를 형성하는 공정을 나타내는 공정도이다. 도 2 및 도 3a 내지 도 3e에서 'n+' 는 도너를 고농도로 도핑한 영역, 'n-' 는 도너를 저농도로 도핑한 영역, 'p'는 억셉터를 도핑한 영역, 'n'은 도너를 도핑한 우물(Well)을 나타낸다.
도 2를 참조하면, 여러 개의 트랜지스터가 형성되는 MOS 소자(30)에서는 필드 산화막(Field Oxide)(48)이라고 불리는 두꺼운 산화막으로 이들 트랜지스터 사이를 절연시켜줄 필요가 있다. 억셉터를 도핑한 p형 기판 위에 형성된 MOS를 NMOS(Negative Metal Oxide Semiconductor, 이하 'NMOS'라 한다)라 하고, p형 기판에 도너를 도핑한 n형 우물 영역에 형성된 MOS를 PMOS(Positive Metal Oxide Semiconductor, 이하 'PMOS'라 한다)라 한다. 이하, NMOS를 기준으로 설명한다.
트랜지스터가 형성되는 필드 산화막(48) 사이의 활성 영역(Active Region)에 NMOS의 소스(44, 46)와 드레인(45, 47) 영역을 형성하는 동안에는 PMOS가 형성되는 n형 우물 영역은 이온 주입 마스크에 의해 이온 주입이 차단된다. 소스(44, 46)와 드레인(45, 47) 사이의 p형 기판에는 채널이라고 불리는 영역이 형성되고, 채널 위에는 얇은 산화막으로 된 게이트 산화막(34)이 성장된다.
게이트 산화막(34) 위에는 일반적으로 다결정 실리콘(32)과 실리콘과 금속의 합금인 실리사이드(Silicide)(33)로 이루어진 게이트(35)가 있다. 고농도로 도핑이 된 소스(44)와 드레인(45)이 저농도로 도핑된 소스(46)와 드레인(47) 영역에 의해 채널과 분리되면 도 2에서 보는 바와 같이 NMOS의 저도핑 드레인 구조가 완성된다.
도 3a 내지 도 3e를 참조하면, 본 발명의 실시예에 따른 저도핑 드레인 구조의 형성 방법에서는 종래 기술과 달리 측벽 공간을 사용하지 않고, 고도핑 영역(114, 115)을 먼저 만들고 저도핑 영역(116, 117)을 나중에 만들어서 저도핑 드레인 구조를 형성한다.
필드 산화막(108) 사이에 NMOS 트랜지스터를 제조하기 위해서는 먼저 게이트 산화막(104)과 게이트(105)를 형성하기 위한 막(102, 103)을 증착한다(도 3a). 즉, 게이트 산화막(104)을 위한 얇은 산화막을 형성하고, 그 위에 게이트(105)를 형성하기 위한 다결정 실리콘(102)을 증착한다. 이 때, 다결정 실리콘(102) 위에 증착된 실리사이드(103)는 접촉을 형성할 때 면저항(Sheet Resistance)을 감소하는 역할 등을 한다.
사진 식각 공정으로 원하는 게이트(105)의 패턴을 형성하고, 사진 식각 공정에 사용된 감광막을 제거한다. 이와 같이 게이트(105) 패턴이 만들어지면, 저도핑 영역(116, 117)을 형성하기 전에 고도핑 영역(114, 115)을 먼저 형성한다. 이에, 고도핑 영역(114, 115)에 이온을 주입하기 위해서 이온 주입 마스크(110)를 형성한다. 이 때, 이온 주입 마스크(110)는 활성 영역을 포함한 실리콘 기판 위에 감광액을 도포하고, 노광, 현상 등의 공정을 거쳐 원하는 패턴으로 형성한다.
즉, 후속 공정에서 게이트(105)를 마스크로 사용하여 저도핑 영역(116, 117)을 형성하기 위해서 저도핑 영역(116, 117)이 형성될 부분과 게이트(105)를 포함하는 부분의 감광막만 남겨 두고, 고도핑 영역(114, 115)에 해당하는 감광막을 제거한다. 이에, 저도핑 영역(116, 117)이 형성될 부분과 게이트(105)를 포함하는 부분에 남은 감광막이 이온 주입 마스크(110)로 사용된다. 여기서, 이온 주입 마스크(110)를 형성할 때, n형 우물 영역도 감광막으로 덮여지므로 n형 우물 영역이 이온 주입으로부터 보호된다.
이와 같이, 이온 주입 마스크(110)가 만들어지면 비소(Arsenic) 이온을 약 70keV의 이온에너지로 고농도 주입하여 고도핑 영역(114, 115)을 형성한다.
고도핑 영역(114, 115)이 형성되면, 이온 주입 마스크(110)로 사용된 감광막을 제거한다. 여기서, 이온 주입 마스크(110)를 형성할 때 감광막의 두께를 충분히 두껍게 하면, 이온 주입 마스크(110)를 제거하더라도 n형 우물 영역의 감광막이 남게 되므로 NMOS의 저도핑 영역(116, 117)을 형성할 때 n형 우물 영역이 이온 주입으로부터 차단할 수 있다.
이온 주입 마스크(110)를 제거하고 나면, 게이트(105)를 저도핑 영역(116, 117)의 이온 주입에 대한 마스크로 사용하여 저도핑 영역(116, 117)을 형성한다. 이 때, 저도핑 영역(116, 117)은 인(Phosphorous) 이온을 약 40keV의 이온에너지로 고도핑 영역(114, 115)보다 얕게 저농도로 주입하여 형성한다.
이와 같이 본 발명의 실시예에 따라 형성된 저도핑 드레인 구조는 종래 기술에 의해 형성된 저도핑 드레인 구조와 동일한 구조이지만, 2회의 사진 식각 공정이 필요한 종래 기술에 비해서 1회의 사진 식각 공정만으로 저도핑 드레인 구조를 형성할 수 있다. 또한, 측벽 공간을 형성하기 위해 산화막을 성장시키는 공정도 필요없다.
이상 설명한 바와 같이 본 발명에 의하면, 보다 적은 수의 공정 단계를 사용하여 저도핑 드레인 구조를 형성할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 저도핑 드레인 구조를 형성하는 공정을 나타내는 공정도,
도 2는 일반적인 MOS 소자의 저도핑 드레인 구조를 나타내는 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 저도핑 드레인 구조를 형성하는 공정을 나타내는 공정도이다.
<도면의 주요 부분에 대한 설명>
10; 실리콘 기판 12, 35, 105; 게이트
14, 34, 104; 게이트 산화막 16; 소스
18; 드레인 20; 산화막
22; 측벽 공간 24, 44, 114; 고도핑 소스
25, 45, 115; 고도핑 드레인 26, 46, 116; 저도핑 소스
27, 47, 117; 저도핑 드레인 30; MOS 소자
32. 102; 다결정 실리콘 33, 103; 실리사이드
48, 108; 필드 산화막

Claims (6)

  1. 저도핑 드레인 구조를 형성하는 방법에 있어서,
    (1) n형 실리콘 기판과 p형 실리콘 기판 중에서 선택된 실리콘 기판을 준비하는 단계와,
    (2) 상기 선택된 실리콘 기판 위에 게이트 산화막을 형성하는 단계와,
    (3) 상기 게이트 산화막 위에 게이트를 형성하는 단계와,
    (4) 상기 게이트와 상기 게이트의 측면을 포함하는 상기 반도체 기판의 소정의 부분에 이온 주입 마스크를 형성하는 단계와,
    (5) 상기 이온 주입 마스크 부분을 제외한 부분에 소정의 깊이의 고농도로 이온을 주입하여 상기 선택된 실리콘 기판과 전기적 성질이 반대인 유형의 소스와 드레인 영역을 형성하는 단계와,
    (6) 상기 이온 주입 마스크를 제거하는 단계와,
    (7) 상기 게이트를 마스크로 사용하여 상기 단계 (5)에서 형성된 상기 소스 및 드레인과 같은 전기적 성질을 갖는 이온을 상기 소정의 깊이보다 얕게 저농도로 주입하여 상기 단계 (4)의 상기 이온 주입 마스크에 의해 마스킹된 상기 반도체 기판의 소정의 부분에 저도핑 영역을 형성하는 단계를 포함하는 저도핑 드레인 구조 형성 방법.
  2. 제 1항에 있어서, 상기 단계 (5)의 상기 소스와 상기 드레인 영역은 약 70keV의 이온 에너지를 갖는 비소 이온의 주입에 의해 형성되는 것을 특징으로 하는 저도핑 드레인 구조 형성 방법.
  3. 제 1항에 있어서, 상기 단계 (7)의 상기 저도핑 영역은 약 40keV의 이온 에너지를 갖는 인 이온의 주입에 의해 형성되는 것을 특징으로 하는 저도핑 드레인 구조 형성 방법.
  4. 제 1항에 있어서, 상기 단계 (2)의 상기 게이트 산화막과 상기 단계 (3)의 상기 게이트는 사진 식각 공정에 의해서 소정의 패턴으로 형성되는 것을 특징으로 하는 저도핑 드레인 구조 형성 방법.
  5. 제 4항에 있어서, 상기 사진 식각 공정에 의해서 상기 게이트 산화막과 상기 게이트의 패턴을 형성한 후 상기 사진 식각 공정에 사용된 감광막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 저도핑 드레인 구조 형성 방법.
  6. 제 1항에 있어서, 상기 단계 (4)의 상기 이온 주입 마스크를 형성하는 단계는,
    (1) 감광액을 도포하여 감광막을 형성하는 단계와,
    (2) 상기 게이트와 상기 게이트의 측면을 포함하는 부분에 상기 감광막이 남아 있도록 상기 감광막을 소정의 패턴으로 현상하는 단계를 포함하는 것을 특징으로 하는 저도핑 드레인 구조 형성 방법.
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