KR100295914B1 - 모스트랜지스터제조방법및구조 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract 4
- 239000010409 thin film Substances 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 16
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 239000002245 particle Substances 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 17
- 238000007796 conventional method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
새로운 LDD구조를 가지는 모스 트랜지스터를 제조하는 방법 및 구조로서, 반도체 기판에 고농도의 웰이 형성되어 있으며, 반도체 기판의 웰 경계부 표면에는 게이트 산화막이 증착되어 형성되어 있다. 그리고, 게이트 산화막상에는 폴리 실리콘막을 증착하여 리소그래피 공정에 의해 게이트 전극을 형성하고, 게이트 전극을 레지스트로 1차 저농도 불순물 이온을 주입 후, 웨이퍼를 기준으로 35°의 각도를 가지고 2차 저농도 불순물 이온을 주입하여 소스/드레인을 형성한 후, 절연막용 산화막을 반도체 전면에 증착하여 이방 식각한 후 게이트 전극의 측벽 스페이서를 형성한 다음, 이를 레지스트로 고농도 불순물 이온을 주입한 후, 열처리하여 저농도 및 고농도 소스/드레인 영역인 접합층을 형성하여 모스 트랜지스터를 제조함으로써, 새로운 LDD구조인 CLDD구조로 알파 파티클 현상을 방지하고, 펀치-스루 현상을 방지하여 드레인 전류의 누설전류를 감소시키고 핫 캐리어를 억제시키므로 소자의 전기특성향상 및 게이트 산화막과 실리콘 기판 경계면으로부터의 거리인 접합층의 접합 깊이를 얕게 할 수 있다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로써, 더욱 상세하게는 알파 파티클(Alpha Particle) 현상을 방지하고, 누설전류를 감소시키기 위한 새로운 LDD(covered light doped drain : 이하 CLDD라 칭함)구조의 모스 트랜지스터 제조 방법 및 구조에 관한 것이다.
일반적으로 모스 트랜지스터는 필드 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다.
또한 소스 및 드레인 영역의 안쪽에 농도가 엷은 LDD영역을 둔 구조의 모스 트랜지스터가 주로 사용된다.
상기와 같이 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.
그러면, 도1을 참조로 하여 종래의 일반적인 모스 트랜지스터의 구조에 대하여 설명하면 다음과 같다.
모스 트랜지스터는 P형 또는 N형 단결정 반도체 기판(11)상에 초기 산화막을 성장시킨 다음, P형 불순물 또는 N형 불순물이 매입된 웰(12)이 형성되어 있고, 반도체 기판 웰 경계면 상에 게이트 산화막(13)이 형성되어 있다.
그리고, 상기 게이트 산화막(13)상에 폴리 실리콘층을 형성한 후 리소그래피 공정에 의해 게이트 전극(14)을 형성한 후, 상기에서 형성한 게이트 전극(14)을 레지스트로 하여 저농도 불순물 이온을 주입하고 열처리하여 저농도 확산영역(15)을 형성한 다음, 게이트 전극(14)의 측벽에 스페이서 산화막(16)이 형성되어 있고, 이를 레지스트로 하여 고농도 불순물 이온을 주입한 후 열처리하여 고농도 확산영역(17)이 형성되어 있다.
따라서 소오스/드레인 영역(18)은 저농도의 확산영역(15)과 고농도의 확산영역(17)의 LDD 구조를 갖도록 이루어져 있다.
상기와 같이 구성된 종래의 일반적인 모스 트랜지스터의 제조 방법을 도3을 참조하여 간략히 설명하면 다음과 같다.
먼저, P형 또는 N형 단결정 실리콘기판(11) 표면에 스트레스 완화용 패드 산화막(12)을 성장시킨다.
그리고, P형 또는 N형의 불순물 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P 또는 N 웰(13)을 형성한다.
패드 산화막(12)상에 저압 화학 증착법(LPCDV : low pressure chemical vapor deposition)으로 폴리 실리콘층(14)을 증착한 다음 그 위에 도면에 도시되어 있지 않은 포토 레지스트막을 폴리 실리콘층(14)상에 도포하여 패터닝하고, 이 포토 레지스트막을 마스크로 폴리 실리콘층(14)을 식각한 후, 게이트 전극(14)을 형성한다.
그 다음 게이트 전극(14)을 마스크로 웰(13)과 반대 도전형을 갖는 저농도 불순물 이온을 주입한 후 열처리하여 저농도의 확산영역(15)을 형성하고, 이어서 단결정 반도체 기판(11) 전면에 LPCDV법으로 산화막을 증착한 다음 이방성 식각하여 게이트 전극(14) 측벽에 스페이서 산화막(16)을 형성한다.
그 후, 게이트 전극(14) 측벽에 형성된 스페이서(16)를 마스크로 웰(12)에 고농도 불순물 이온을 주입한 후 열처리하여 고농도의 확산영역(17)을 형성한다.
따라서, 소스/드레인영역인 접합층(18)은 저농도의 확산영역(15)과 고농도의 확산영역(17)의 LDD구조를 갖도록 모스 트랜지스터를 완성한다.
이와 같은 종래의 방법에서 소스/드레인영역인 접합층(18)을 형성시 게이트 산화막(12)과 반도체 기판(11) 경계면으로부터의 거리인 유효체널 길이가 0.25㎛이하로 감소하면서 우주에서 발생되는 전파에 의해 영향을 받는 알파 파트클(Alpha Particle)효과와 드레인 전압에 의해 표면 포텐셜이 낮아져버려 서브 스레시홀드 특성의 열화나, 소스/드레인간의 리크 전류의 증대가 일어나는 펀치-스루(Punch-through)의 문제로 드레인 전류의 누설전류를 증가시키고, 스레시홀드 전압을 변화시키거나 상호 콘덕턴스를 저하시키는 핫-캐리어(Hot-Carrier)의 문제점이 유발된다.
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위해 안출된 것으로서, 알파 파티클 현상을 방지하고, 펀치-스루 현상을 방지하여 누설전류를 감소시키기 위한 얕은 접합형성과 CLDD 구조를 갖는 모스 트랜지스터 제조방법 및 구조를 제공하기 위한 것이다.
도1은 종래의 일반적인 모스 트랜지스터를 개략적으로 도시한 단면도이다.
도2는 본 발명의 일 실시예에 따른 모스 트랜지스터 구조를 개략적으로 도시한 단면도이고,
도3(a) - 도3(h)은 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 방법을 개략적으로 도시한 공정 순서도이고,
상기한 목적을 달성하기 위한 본 발명은,
모스 트랜지스터의 영역이 고농도 웰로 정의된 반도체 기판에 불순물이 CLDD구조로 매입 형성되어 있는 소스/드레인 영역과;
상기 반도체 기판 상 표면에 형성되어 있는 게이트 산화막과;
상기 게이트 산화막 상에 형성되어 있는 게이트 전극과;
상기 게이트 전극 측벽에 형성되어 있는 스페이서 절연막으로 이루어져 있는 것을 특징으로 한다.
이하, 상기한 목적을 구체적으로 달성하여 실현할 수 있는 본 발명의 일 실시예를 첨부한 도면을 참조로 상세히 설명한다.
도2는 본 발명의 일 실시예에 따라 새로운 LDD구조를 갖는 CLDD 모스 트랜지스터의 단면도를 도시한 것으로, 그 단면도를 설명하면 다음과 같다.
반도체 기판(20)상에 고농도 웰(22)이 형성되어 있고, 상기 고농도 웰(22)내에 P형 불순물 또는 N형 불순물이 1차 저농도 영역하부에 고농도 영역이 형성되어 있으며, 상기 1차 저농도 영역과 상기 고농도 영역을 커버하는 2차 저농도 영역이 매입된 소스/드레인 영역을 가지는 새로운 LDD구조의 CLDD구조로 매입된 소스/드레인 영역(33)이 형성되어 있다.
그리고, 반도체 기판의 웰(22) 경계부 표면에는 게이트 산화막(23)이 형성되어 있으며, 상기 게이트 산화막(23)상에는 게이트 전극(27)이 형성되어 있고, 게이트 전극(27) 측벽에는 스페이서 절연막(31)이 형성되어 있다.
상기와 같이 구성된 새로운 LDD구조를 갖는 CLDD 모스 트랜지스터의 제조방법을 도 3a - 3h를 참조하여 설명하면 다음과 같다.
먼저, 도 3a와 같이 열 산화 공정을 이용하여 N형 또는 P형 단결정 반도체 기판(20)상에 제1 절연막층으로 얇은 초기 산화막(21)을 형성시킨다. 이어서 P형 불순물 또는 N형 불순물을 주입한 후, 열처리하여 P 또는 N형의 웰(22)을 형성하고, 일반적인 식각공정에 의해 초기 산화막(21)을 제거한다.
상기에서 웰(22)을 형성하기 위해 P형 불순물 또는 N형 불순물을 주입함에 있어서, 불순물의 농도를 5.0×1013/㎠정도로 높여서 주입하여 알파파티클 효과를 감소시키고, 내부 펀치 스루-스토퍼 역할을 수행하는 고농도 웰(22)을 형성한다.
그 후, 도 3b와 같이 게이트 산화막(23)을 형성한 다음, 도 3c와 같이 폴리 실리콘막(24)을 게이트 산화막(23)상에 저압 화학 기상 증착법(LPCVD) 으로 형성한다.
그리고, 기판(20) 전면에 포토 레지스트(26)를 도포한 후, 리소그래피 공정으로 게이트 전극을 형성하기 위한 패턴을 형성하고, 포토 레지스트(26)를 마스크로 하여 폴리 실리콘막(25)을 식각한 다음, 폴리 실리콘막(25) 상부의 레지스트(26)을 제거시킨 후 도 3d와 같이 게이트 전극(27)을 형성한다.
이 후, 도 3e와 같이 게이트 전극(27)을 마스크로 하여 웰(22)에 반대되는 도전형을 갖는 저농도 불순물을 종래와 같은 방법으로 웰(22)내에 1차 이온 주입한 후 열처리하여 1차 저농도 확산영역(28)을 각각 형성한다.
그리고, 도 3f와 같이 게이트 전극(27)을 마스크로 하여 저농도 불순물을 웰(22)내에 2차 이온 주입한 후 열처리하여 2차 저농도 확산영역(29)을 각각 형성한다.
이 때, 1차 및 2차 저농도 이온을 주입후 저농도 영역확산을 위한 별도의 열처리 공정은 다른 공정단계에서의 열처리 공정들로 인해 생략이 가능하다.
따라서, 1차 및 2차 저농도 이온을 주입후 저농도 영역확산을 위한 별도의 열처리 공정은 꼭 수행해야 하는 것은 아니다.
소스/드레인 영역(33)은 1차 저농도 확산영역(28)과 2차 저농도 확산영역(29) 및 고농도 확산영역(32)의 새로운 LDD구조를 갖으며, 소스/드레인 영역(32)을 형성하기 위한 이온 주입 조건으로 1차 저농도 확산 영역(28)은 종래의 방법과 동일하게 2.0 - 3.0×1013/㎠의 이온을 약 20 - 40KeV의 에너지를 이용 이온 주입하고, 2차 저농도 확산영역(29)은 웨이퍼를 기준으로 35°기울어진 각도를 가지고 붕소(49BF2) 이온을 1.5×1013/㎠의 도우스로 약 120KeV의 에너지를 이용 한 측면을 먼저 주입 180°회전시킨 다음 나머지 다른 측면에 주입하는 방법으로 2차 저농도 이온을 주입시킨다.
이어서 도 3g와 같이 반도체 기판 전면에 LPCDV방법으로 제2 절연막층으로 산화막(30)을 증착시키고, 증착된 산화막(30)을 이방성 식각한 다음, 도 3h와 같이 게이트전극(27)의 측벽에 스페이서 산화막(31)을 형성하고, 최종적으로 게이트 전극(27)의 측벽 스페이스 산화막(31)을 마스크로 하여 고농도 불순물을 종래와 같은 방법으로 웰(22)에 주입하여 고농도 확산영역(32)을 각각 형성함으로써, 본 발명이 CLDD 모스 트랜지스터를 얻게된다.
또한, 고농도 확산영역(32)은 종래의 방법과 동일하게 2.0 - 5.0×1015/㎠의 이온을 약 20 - 40KeV의 에너지를 이용 비소(As)이온을 이온 주입한 후 불순물 고유의 전기적인 특성을 갖도록 하기 위해 850℃의 고온으로 약 30분간의 장시간동안 열처리하는 어닐링 공정을 수행한다.
그리하여 새로운 LDD구조를 갖는 CLDD 구조의 소스/드레인 영역인 접합층을 형성한다.
상기한 실시예는 가장 바람직한 실시예를 설명한 것으로써, 이에 한정되는 것은 아니며, 상기 실시예로부터 용이하게 설명할 수 있는 것도 본 발명에 포함된다.
이상에서와 같이 본 발명의 실시예서 CLDD구조로 알파 파티클 현상을 방지하고, 펀치-스루 현상을 방지하여 드레인 전류의 누설전류를 감소시키고 핫 캐리어를 억제시키므로 소자의 전기특성향상 및 게이트 산화막과 실리콘 기판 경계면으로부터의 거리인 접합층의 접합 깊이를 얕게 할 수 있다.
Claims (6)
- 불순물이 1차 저농도 영역 하부에 고농도 영역이 형성되어 있고, 상기 1차 저농도 영역과 상기 고농도 영역을 커버하는 2차 저농도 영역이 매입된 소스/드레인 영역을 가지고 있으며, 불순물의 농도를 5.0×1013/㎠정도로 주입하여 된 고농도의 웰로 모스 트랜지스터의 영역이 정의된 반도체 기판과; 상기 반도체 기판 상 표면에 형성되어 있는 게이트 산화막과; 상기 게이트 산화막 상에 형성되어 있는 게이트 전극과; 상기 게이트 전극 측벽에 형성되어 있는 스페이서 절연막으로 이루어져 있는 것을 특징으로 하는 모스 트랜지스터.
- 반도체 기판 상 표면에 박막 산화막인 제1 절연막을 형성하는 단계와; 불순물의 농도를 5.0×1013/㎠정도로 주입하고 열처리하여 웰을 형성하여 모스 트랜지스터 영역을 정의한 후, 제1 절연막을 식각하여 제거하는 단계와; 상기 모스 트랜지스터가 정의된 표면상에 게이트 산화막을 증착시키는 단계와; 상기 게이트 산화막 상에 폴리 실리콘막을 증착한 후 감광막을 도포하는 단계와; 상기 감광막을 사진 현상하여 게이트 전극 형성을 위한 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 레지스트로 하여 상기 폴리 실리콘막을 식각한 후 감광막을 제거하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 레지스트로 하여 저농도 불순물을 1차 주입한 후, 웨이퍼를 기준으로 35°기울어진 각도를 가지고 한 측면을 먼저 주입 후 180°회전시킨 다음 다른 한 측면에 2차 저농도 불순물을 2차 주입하는 단계와; 상기 게이트 전극이 형성된 반도체 기판 전면에 제2 절연막을 증착하는 단계와; 상기 증착된 절연막을 이방성 식각하여 상기 게이트 전극의 측벽에 스페이서 산화막을 형성하는 단계와; 상기 게이트 전극과 스페이서 제2 절연막을 레지스트로 하여 반도체 기판에 고농도 불순물을 이온 주입한 후 열처리하여 소스/드레인 영역인 접합층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 청구항 2에 있어서, 저농도 2차 주입조건은 불순물 붕소(49BF2) 이온을 1.5×1013/㎠ 도우스로 120KeV의 에너지에 의해 주입하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 청구항 2에 있어서, 제2 절연막으로 산화막을 사용하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 청구항 2에 있어서, 측벽 스페이서로 산화막이 사용되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 청구항 2에 있어서, 고농도 이온 주입 후 저농도 및 고농도의 소스/드레인 영역을 형성하기 위해 어닐링 공정을 850℃의 고온으로 30분간 수행하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006743A KR100295914B1 (ko) | 1998-03-02 | 1998-03-02 | 모스트랜지스터제조방법및구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006743A KR100295914B1 (ko) | 1998-03-02 | 1998-03-02 | 모스트랜지스터제조방법및구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990073669A KR19990073669A (ko) | 1999-10-05 |
| KR100295914B1 true KR100295914B1 (ko) | 2001-10-25 |
Family
ID=37527928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006743A KR100295914B1 (ko) | 1998-03-02 | 1998-03-02 | 모스트랜지스터제조방법및구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100295914B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908387B1 (ko) * | 2002-12-09 | 2009-07-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100649873B1 (ko) * | 2005-12-28 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 트랜지스터 및 그 제조 방법 |
| KR102082630B1 (ko) * | 2013-04-10 | 2020-02-28 | 삼성전자 주식회사 | 핀펫 및 그 제조 방법 |
| KR102197036B1 (ko) * | 2018-12-31 | 2020-12-30 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
| KR102197037B1 (ko) * | 2018-12-31 | 2020-12-30 | 울산과학기술원 | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
-
1998
- 1998-03-02 KR KR1019980006743A patent/KR100295914B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990073669A (ko) | 1999-10-05 |
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