KR100192587B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 최소한의 사진 공정을 사용하여 글로벌 단차를 최소화 할 수 있는 반도체 장치의 제조방법에 관한 것으로, 요지는 하부에 기판을 가지는 반도체 장치의 제조 방법에 있어서, 상기 기판상에 제1절연막을 형성하는 과정과, 상기 제1절연막의 상부표면의 소정부분에 전극 물질로 게이트 영역을 형성하는 과정과, 상기 게이트 영역을 제외한 부분에 상기 제1절연막 상부를 통하여 소정깊이만큼 상기 기판 내부로 제1도전형의 도펀트로 도핑하여 제1도전형 도핑 영역을 형성하는 과정과, 상기 제1절연막의 상부표면 및 상기 게이트 영역의 전면에 절연 물질로 증착을 통하여 제2절연막을 형성하는 과정과, 상기 제1도전형 도핑 영역중 제1 주변영역을 제외한 부분의 상기 제2절연막 전면에 제1감광막을 감광 물질로 도포하여 형성하는 과정과, 상기 제1 주변영역의 상기 기판 내부로 상기 제2절연막을 제1스페이서로 하여 상기 게이트 영역을 제외한 부분에 고농도의 제2도전형의 도펀트로 도핑하여 제2도전형 도핑 영역을 형성하는 과정과, 상기 제1감광막을 제거하는 과정과, 상기 제2절연막의 전체 상부표면에 제3절연막을 증착하는 과정과, 상기 제1도전형 도핑 영역중 제2 주변영역을 형성하기 위해 상기 제2 주변영역을 제외한 상기 제1 주변영역 및 활성화 영역의 전체 상부표면에 상기 감광 물질로 제2감광막을 형성하는 과정과, 상기 제2감광막이 도포된 부분 및 상기 게이트 영역을 제외한 부분의 상기 제2절연막 및 제3절연막을 제2스페이서로 형성하고 식각하여 접촉구를 형성하는 과정과, 상기 상기 접촉구를 통하여 상기 기판 내부로 제1도전형의 도펀트로 고농도 도핑하는 과정을 가진다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 씨모오스 전계효과트랜지스터(CMOS Field Effect Transistor)를 형성함에 있어 최소한의 사진 공정만을 이용하여 후속 열 버짓(Thermal Budget)이 없는 경우에도 소오스(Source) 및 드레인(Drain)과 게이트(Gate)와의 오버랩(Over-lap)을 충분하게 하고 또한 글로벌(Global) 단차를 최소화하여 후속 평탄화 공정을 용이하게 할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 종래 기술에 따른 씨모오스 전계효과트랜지스터의 제조 공정에 적용되는 소량도핑드레인(Lightly Doped Drain: 이하 LDD라 칭함) 구조는 게이트의 패터닝(Patterning) 후 엔형도핑영역 또는 피형도핑영역에 각각 동일형의 도펀트(Dopant)로 이온주입하고 스페이서(Spacer)를 형성한 다음 소오스 및 드레인을 형성하는 방식이다. 후속 열 버짓이 충분한 경우에는 피형 소량도핑드레인(pLDD)을 위한 도핑을 하지 않아도 피형 도펀트 예를들면 붕소(Boron)가 충분히 확산되어 피모오스 트랜지스터에서의 게이트 오버랩에 문제가 없으므로 사진 공정을 1회 줄일 수 있게 된다. 그러나 후속 열처리가 줄어들 경우에는 엔모오스 트랜지스터에서 필요한 두께의 스페이서 구조로는 피모오스의 오버랩이 충분하지 않을 수 있다. 또한 이를 피하기 위하여 게이트 패터닝 직후 고농도의 피형 도펀트인 P+ 이온주입을 하면 저농도의 엔형 도펀트 N- 가 이온주입된 버퍼(Buffer) 영역 예를들면 제1엔형 도핑 영역 5가 전혀 없게 되어 피모오스 트랜지스터의 단채널 특성이 매우 취약하게 되는 문제점이 있다. 또한 쎌 블럭 또는 쎌 영역이 있는 메모리의 경우는 소오스 및 드레인에 작은 접촉구를 형성하면 되므로 스페이서 에치(Etch)를 할 필요가 없다. 특히 고집적 장치에서 적용이 예상되는 에스오우아이(SOI: Silicon On Insulator) 소자의 경우 에치 손실을 줄이기 위해서는 스페이서 에치에 의한 액티브 차아징(Active Charging)을 최소화할 필요가 있다. 한편 후속 공정에서의 평탄화를 위해서는 쎌 블럭과 주변부분의 글로벌 단차가 적을 수록 유리하며 특히 최근 도입되고 있는 씨엠피(CMP:Chemical Mechanical Polishing) 공정의 경우 글로벌 단차가 수백 옹스트롱(A)이내로 작아야 하는 문제점이 있다. 또한 쎌 부분에 스페이서 에치를 하지 않으면 전체적인 높이가 높아지므로 주변영역에서도 스페이서 에치부분을 최소화하는 것이 필요하게 된다.
본 발명의 목적은 최소한의 사진 공정을 사용하여 글로벌 단차를 최소화 할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 후속 열 버짓이 없는 경우에도 소오스 및 드레인과 게이트와의 오버랩을 충분하게 할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또다른 목적은 최소한의 사진 공정으로 주변 영역의 글로벌 단차를 최소화하여 후속 평탄화 공정을 용이하게 할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
도 1은 본 발명의 일실시예에 따른 게이트 형성을 보여주는 공정단면도.
도 2는 본 발명의 일실시예에 따른 절연막 형성을 보여주는 공정단면도.
도 3은 본 발명의 일실시예에 따른 주변 피모오스 영역 형성을 보여주는 공정단면도.
도 4는 본 발명의 일실시예에 따른 절연막 및 감광막 형성을 보여주는 공정단면도.
도 5는 본 발명의 일실시예에 따른 주변 엔모오스 영역 형성을 보여주는 공정단면도.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 하부에 기판을 가지는 반도체 장치의 제조 방법에 있어서, 상기 기판상에 제1절연막을 형성하는 과정과, 상기 제1절연막의 상부표면의 소정부분에 전극 물질로 게이트 영역을 형성하는 과정과, 상기 게이트 영역을 제외한 부분에 상기 제1절연막 상부를 통하여 소정깊이만큼 상기 기판 내부로 제1도전형의 도펀트로 도핑하여 제1도전형 도핑 영역을 형성하는 과정과, 상기 제1절연막의 상부표면 및 상기 게이트 영역의 전면에 절연 물질로 증착을 통하여 제2절연막을 형성하는 과정과, 상기 제1도전형 도핑 영역중 제1 주변영역을 제외한 부분의 상기 제2절연막 전면에 제1감광막을 감광 물질로 도포하여 형성하는 과정과, 상기 제1 주변영역의 상기 기판 내부로 상기 제2절연막을 제1스페이서로 하여 상기 게이트 영역을 제외한 부분에 고농도의 제2도전형의 도펀트로 도핑하여 제2도전형 도핑 영역을 형성하는 과정과, 상기 제1감광막을 제거하는 과정과, 상기 제2절연막의 전체 상부표면에 제3절연막을 증착하는 과정과, 상기 제1도전형 도핑 영역중 제2 주변영역을 형성하기 위해 상기 제2 주변영역을 제외한 상기 제1 주변영역 및 활성화 영역의 전체 상부표면에 상기 감광 물질로 제2감광막을 형성하는 과정과, 상기 제2감광막이 도포된 부분 및 상기 게이트 영역을 제외한 부분의 상기 제2절연막 및 제3절연막을 제2스페이서로 형성하고 식각하여 접촉구를 형성하는 과정과, 상기 상기 접촉구를 통하여 상기 기판 내부로 제1도전형의 도펀트로 고농도 도핑하는 과정을 포함함을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 게이트 형성을 보여주는 공정단면도이다. 도 1을 참조하면, 제1절연막 1상에 게이트 영역 3을 증착을 통하여 형성하고 이어 이온주입을 통한 제1엔형 도핑 영역(N-) 5를 형성한다. 이에 따라 쎌 영역과 주변 피모오스 영역 및 주변 엔모오스 영역을 형성함을 보여준다.
도 2는 본 발명의 일실시예에 따른 절연막 형성을 보여주는 공정단면도이다. 도 2를 참조하면, 상기 제1절연막 1 및 게이트 영역 3의 상부 표면에 걸친 전체 표면 상부에 제2절연막 7을 증착을 통하여 형성함을 보여준다.
도 3은 본 발명의 일실시예에 따른 주변 피모오스 영역 형성을 보여주는 공정단면도이다. 도 3을 참조하면, 쎌 영역 상부표면 및 주변 엔모오스 영역 상부표면에 제1감광막 9를 도포한 후 상기 주변 피모오스 영역의 제1절연막 1의 하부로 피형 도펀트로서 게이트 영역 3의 에지(Edge)부분에서 d1만큼 이격된 지점을 시작점으로하여 제2절연막 7을 스페이서로 사용하여 고농도 이온주입하여 상기 제1엔형 도핑 영역 5보다 더욱 깊숙히 피형 도핑 영역(P+) 11을 형성한다. 따라서 주변 피모오스 영역이 결과적으로 형성됨을 보여준다. 이후 도시되지는 않았지만 제1감광막 9를 제거한다.
도 4는 본 발명의 일실시예에 따른 절연막 및 감광막 형성을 보여주는 공정단면도이다. 도 4를 참조하면, 제1감광막 9가 제거된후 제3절연막 13이 제2절연막 7의 상부표면에 증착을 통하여 형성되고 그 상부표면의 주변 엔모오스 영역을 제외한 부분에 제2감광막 15를 도포한 형태를 보여준다.
도 5는 본 발명의 일실시예에 따른 주변 엔모오스 영역 형성을 보여주는 공정단면도이다. 도 5를 참조하면, 제2감광막 15가 도포된 부분을 제외한 부분 즉 주변 엔모오스 영역의 상부표면으로부터 제2절연막 7 및 제3절연막 13을 d2만큼의 길이를 가지는 스페이서로 형성하기 위한 에칭을 한후 엔형 도펀트로써 제2엔형 도핑 영역 17을 형성한 것을 보여준다.
상기한 본 발명에 따르면, 주변영역에서도 스페이서 에치를 이용함으로써 최소한의 사진 공정으로 후속 열 버짓이 없는 경우에도 불구하고 소오스 및 드레인과 게이트와의 오버랩을 충분하게 하고 또한 글로벌 단차를 최소화할 수 있어 후속 평탄화 공정을 용이하게 할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

  1. 하부에 기판을 가지는 반도체 장치의 제조 방법에 있어서,
    상기 기판상에 제1절연막을 형성하는 과정과,
    상기 제1절연막의 상부표면의 소정부분에 전극 물질로 게이트 영역을 형성하는 과정과,
    상기 게이트 영역을 제외한 부분에 상기 제1절연막 상부를 통하여 소정깊이만큼 상기 기판 내부로 제1도전형의 도펀트로 도핑하여 제1도전형 도핑 영역을 형성하는 과정과,
    상기 제1절연막의 상부표면 및 상기 게이트 영역의 전면에 절연 물질로 증착을 통하여 제2절연막을 형성하는 과정과,
    상기 제1도전형 도핑 영역중 제1 주변영역을 제외한 부분의 상기 제2절연막 전면에 제1감광막을 감광 물질로 도포하여 형성하는 과정과,
    상기 제1 주변영역의 상기 기판 내부로 상기 제2절연막을 제1스페이서로 하여 상기 게이트 영역을 제외한 부분에 고농도의 제2도전형의 도펀트로 도핑하여 제2도전형 도핑 영역을 형성하는 과정과,
    상기 제1감광막을 제거하는 과정과,
    상기 제2절연막의 전체 상부표면에 제3절연막을 증착하는 과정과,
    상기 제1도전형 도핑 영역중 제2 주변영역을 형성하기 위해 상기 제2 주변영역을 제외한 상기 제1 주변영역 및 활성화 영역의 전체 상부표면에 상기 감광 물질로 제2감광막을 형성하는 과정과,
    상기 제2감광막이 도포된 부분 및 상기 게이트 영역을 제외한 부분의 상기 제2절연막 및 제3절연막을 제2스페이서로 형성하고 식각하여 접촉구를 형성하는 과정과,
    상기 상기 접촉구를 통하여 상기 기판 내부로 제1도전형의 도펀트로 고농도 도핑하는 과정을 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1,2 및 제3절연막이 산화막으로 형성됨을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1,2 및 제3절연막이 질화막으로 형성됨을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1도전형은 엔형임을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2도전형은 피형임을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1스페이서보다 상기 제2스페이서가 더 넓게 형성됨을 특징으로 하는 반도체 장치의 제조 방법.
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