JP2005528797A - バルクシリコン基板中に、強化された（ｅｎｈａｎｃｅｄ）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法 - Google Patents
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Abstract
ある典型的な実施形態においては、本方法は、バルク基板、埋込み絶縁層３０Ｂ、および活性層３０Ｃを含むＳＯＩ基板３０の上にゲート電極３４（このゲート電極３４は、その上に形成された保護層３４Ａを有する。）を形成するステップと、ゲート電極３４の形成後、バルク基板３０中に複数の絶縁領域４５を形成するステップとを含む。この絶縁領域４５は、ゲート電極３４に関してセルフアラインされており、その比誘電率はバルク基板３０Ａの比誘電率よりも低い。さらなる実施形態においては、バルク基板３０Ａ、埋込み絶縁層３０Ｂ、および活性層３０ＣからなるＳＯＩ基板上に、ゲート電極３４を形成するステップ（このゲート電極の上には保護層３４Ａが形成される）と、バルク基板３０Ａに酸素原子を導入し、これによりバルク基板３０Ａ中に酸素がドープされた複数の領域を形成すべく、ゲート電極３４および保護層３４Ａが形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、酸素がドープされた領域５２を、バルク基板３０Ａ中の二酸化ケイ素を含んだ絶縁領域４５に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む。ある実施形態の１つでは、このデバイスは、バルク基板３０Ａ、埋込み絶縁層３０Ｂ、および活性層３０Ｃを含むＳＯＩ基板３０の上に形成されたゲート電極３４と、バルク基板３０Ａ中に形成された二酸化ケイ素を含む複数の絶縁領域４５を含む。この絶縁領域４５は、ゲート電極３４に関してセルフアラインされている。
Description
本発明は一般的に、半導体製造技術に関し、より詳しくは、強化された（enhanced）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法に関する。
半導体業界においては、集積回路装置、例えばマイクロプロセッサ、メモリ装置等の動作速度の向上に対する継続的な動機付けが存在する。この動機付けは、より高速に動作するコンピュータおよび電気製品に対する消費者の要求によってあおられている。このような要求は、半導体装置、例えばトランジスタのサイズにおける継続的な縮小へとつながる。つまり、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚さなどが縮小する。例えば、他のすべてが同一であるとして、トランジスタのチャネル長が短くなれば、トランジスタの実行速度は速くなる。したがって、トランジスタおよびそのようなトランジスタを組み込んだ集積回路装置全体の速度を高速化するために、一般的なトランジスタの構成要素のサイズまたはスケールを縮小しようとする継続的な動機付けが存在する。
トランジスタが技術進歩による要求に応じて継続的にスケーリングされるにつれ、デバイスの信頼性を保つためにそれに応じて電源電圧を下げる必要がある。それ故に、継続的にそれぞれの技術世代において、しばしばトランジスタの動作電圧が低下してきた。シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたトランジスタデバイスは、バルクシリコン基板に製造された類似の寸法のトランジスタよりも、低い動作電圧においてよりよい性能を示すことが知られている。低動作電圧におけるＳＯＩデバイスの優れた性能は、類似の寸法のバルクシリコンデバイスと比較して、ＳＯＩデバイスで得られる比較的小さな接合キャパシタンスに関係する。ＳＯＩデバイスの埋め込み酸化膜はバルクのシリコン基板から活性トランジスタ領域を分離し、それによって接合キャパシタンスを減少させる。
図１は、典型的なシリコン・オン・インシュレータ基板１１上に製造された典型的なトランジスタの一例を示している。この図に示すように、ＳＯＩ基板１１は、バルク基板１１Ａ、埋込み絶縁層１１Ｂ、および活性層１１Ｃを含む。トランジスタ１０は、ゲート絶縁層１４、ゲート電極１６、側壁スペーサ１９、ドレイン領域１８Ａ、ソース領域１８Ｂを含む。トレンチ絶縁領域１７の大部分は、活性層１１Ｃ中に形成される。
また、図１には絶縁材料２１の層中の複数の導電性コンタクト２０が記載されている。この導電性コンタクト２０は、ドレインおよびソース領域１８Ａ、１８Ｂに対する電気的接続を提供する。
このような構成となっていることから、トランジスタ１０は、ゲート絶縁層１４の下の活性層１１Ｃ中のチャネル領域１２を定義する。
バルク基板１１Ａは通常、適当なドーパント物質、すなわち、ＮＭＯＳデバイス用についてはホウ素またはホウ素二弗化物のようなＰ型ドーパント、あるいはヒ素またはリンのようなＮ型ドーパントでドープされる。
典型的には、バルクシリコン１１Ａは、約１０１５イオン／ｃｍ３のオーダーのドーピング濃度レベルを有する。埋込み絶縁層１１Ｂを二酸化ケイ素で構成してもよく、その厚みは約５０ないし３６０ｎｍ（５００ないし３６００Å）とすることもできる。活性層１１Ｃは、ドープされたシリコンで構成してもよく、その厚みは約５ないし３０ｎｍ（５０ないし３００Å）とすることもできる。
また、図１には絶縁材料２１の層中の複数の導電性コンタクト２０が記載されている。この導電性コンタクト２０は、ドレインおよびソース領域１８Ａ、１８Ｂに対する電気的接続を提供する。
このような構成となっていることから、トランジスタ１０は、ゲート絶縁層１４の下の活性層１１Ｃ中のチャネル領域１２を定義する。
バルク基板１１Ａは通常、適当なドーパント物質、すなわち、ＮＭＯＳデバイス用についてはホウ素またはホウ素二弗化物のようなＰ型ドーパント、あるいはヒ素またはリンのようなＮ型ドーパントでドープされる。
典型的には、バルクシリコン１１Ａは、約１０１５イオン／ｃｍ３のオーダーのドーピング濃度レベルを有する。埋込み絶縁層１１Ｂを二酸化ケイ素で構成してもよく、その厚みは約５０ないし３６０ｎｍ（５００ないし３６００Å）とすることもできる。活性層１１Ｃは、ドープされたシリコンで構成してもよく、その厚みは約５ないし３０ｎｍ（５０ないし３００Å）とすることもできる。
ＳＯＩ基板に形成されたトランジスタは、バルクシリコン基板に形成されたトランジスタに対していくつかの性能上の優位を持つ。例えば、ＳＯＩ基板に形成された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、ラッチアップとして知られる不能状態容量性結合（disabling capacitive coupling）になりにくい。さらに、一般的にＳＯＩ基板に形成されたトランジスタは、大きな駆動電流と高いトランスコンダクタンス値を持つ。さらに、サブミクロンＳＯＩトランジスタは、類似の寸法で形成されたバルクトランジスタと比較したときに、ショートチャネル効果に対して改善された耐性を持つ。
ＳＯＩデバイスは同様の寸法のバルクシリコンデバイスに対して性能優位を持つものの、すべての薄膜トランジスタに共通のある種の性能上の問題点を有する。例えば、ＳＯＩトランジスタの能動素子は、薄膜活性層１１Ｃ中に形成される。より小さな寸法に薄膜トランジスタをスケーリングするためには活性層１１Ｃの厚みも減らさなくてはならない。しかしながら、活性層１１Ｃを薄くすると、それに対応して活性層１１Ｃの電気抵抗が増大する。高い電気的抵抗を有する導電体にトランジスタ素子を形成するとトランジスタ１０の駆動電流を減少させるので、これによりトランジスタの性能に負の影響を与えうる。さらに、ＳＯＩデバイスの活性層１１Ｃの厚みが減少し続けると、デバイスのしきい値電圧（ＶＴ）の変動が生じる。簡単に言えば、活性層１１Ｃが薄くなっていくと、デバイスのしきい値電圧が不安定になるということである。結果として、そのような不安定なデバイスを近年の集積回路、例えばマイクロプロセッサ、メモリデバイス、ロジックデバイスなどで使用するのは、不可能ではないにしろ非常に困難になる。
さらに、集積回路の設計においてオフ状態の漏れ電流が常に考慮される。この漏れ電流は、とりわけ消費電力を増加する傾向にあるためである。
このように消費電力が増加することは、例えばポータブルコンピュータのような、集積回路を使用する近年の持ち運び可能な消費者のデバイス（consumer device）において特に好ましくない。
最終的に、完全空乏型ＳＯＩ構造においてデバイス寸法が減少し続けるにつれて、短チャネル効果が増加し得る。
すなわち、このような完全空乏型デバイスにおいては、少なくともドレイン１８Ａの電界の力線のうちのいくつかは、比較的厚い（２００ないし３６０ｎｍ）埋込み絶縁層１１Ｂを通じてトランジスタ１０のチャネル領域１２につながる傾向がある。ある場合には、事実上、ドレイン１８Ａの電界は、トランジスタ１０をターンオンするように作用し得る。
理論上、埋め込み絶縁層１１Ｂの厚みを減少させること、および（または）バルク基板１１Ａのドーピング濃度を増加させることによって、このような問題を減らすことができる。
しかしながら、このように埋め込み絶縁層１１Ｂの厚みを減少させたりバルク基板１１Ａのドーピング濃度を増加させた場合、ドレイン領域およびソース領域１８Ａ、１８Ｂと、バルク基板１１Ａとの間の接合キャパシタンスが増加する傾向にある。これによって、ＳＯＩ技術の主要な利点の１つ、すなわち、このような接合キャパシタンスを減少させるという利点がなくなる。
このように消費電力が増加することは、例えばポータブルコンピュータのような、集積回路を使用する近年の持ち運び可能な消費者のデバイス（consumer device）において特に好ましくない。
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すなわち、このような完全空乏型デバイスにおいては、少なくともドレイン１８Ａの電界の力線のうちのいくつかは、比較的厚い（２００ないし３６０ｎｍ）埋込み絶縁層１１Ｂを通じてトランジスタ１０のチャネル領域１２につながる傾向がある。ある場合には、事実上、ドレイン１８Ａの電界は、トランジスタ１０をターンオンするように作用し得る。
理論上、埋め込み絶縁層１１Ｂの厚みを減少させること、および（または）バルク基板１１Ａのドーピング濃度を増加させることによって、このような問題を減らすことができる。
しかしながら、このように埋め込み絶縁層１１Ｂの厚みを減少させたりバルク基板１１Ａのドーピング濃度を増加させた場合、ドレイン領域およびソース領域１８Ａ、１８Ｂと、バルク基板１１Ａとの間の接合キャパシタンスが増加する傾向にある。これによって、ＳＯＩ技術の主要な利点の１つ、すなわち、このような接合キャパシタンスを減少させるという利点がなくなる。
本発明は、上述した問題の少なくとも一部の問題点を克服または少なくともその影響を減少できるデバイスおよびこのようなデバイスを製造する方法に関する。
本発明は一般的に、バルクシリコン基板中に、強化された（enhanced）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法に関する。
ある実施形態の１つにおいては、この方法は、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板上に、その上に形成される保護層を有するゲート電極を形成するステップと、このゲート電極の形成後、バルク基板中に、ゲート電極に関してセルフアライン（自己整合）され（self-aligned）、その比誘電率がバルク基板の比誘電率よりも低い、複数の絶縁領域を形成するステップと、を含む。
別の実施形態の１つにおいては、この方法は、バルク基板、埋込み絶縁層、および活性層からなるＳＯＩ基板上に、その上に保護層が形成される、ポリシリコンを含むゲート電極を形成するステップと、このバルク基板に酸素原子を導入し、これによりバルク基板中に酸素がドープされた複数の領域を形成すべく、ゲート電極および保護層が形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、この酸素がドープされた領域を、バルク基板中の二酸化ケイ素を含んだ絶縁領域に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む。
ある実施形態の１つにおいては、この方法は、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板上に、その上に形成される保護層を有するゲート電極を形成するステップと、このゲート電極の形成後、バルク基板中に、ゲート電極に関してセルフアライン（自己整合）され（self-aligned）、その比誘電率がバルク基板の比誘電率よりも低い、複数の絶縁領域を形成するステップと、を含む。
別の実施形態の１つにおいては、この方法は、バルク基板、埋込み絶縁層、および活性層からなるＳＯＩ基板上に、その上に保護層が形成される、ポリシリコンを含むゲート電極を形成するステップと、このバルク基板に酸素原子を導入し、これによりバルク基板中に酸素がドープされた複数の領域を形成すべく、ゲート電極および保護層が形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、この酸素がドープされた領域を、バルク基板中の二酸化ケイ素を含んだ絶縁領域に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む。
ある実施形態の１つでは、このデバイスは、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板の上に形成されたゲート電極と、このバルク基板３０Ａ中に形成され、ゲート電極に関してセルフアラインされており、その比誘電率がバルク基板の比誘電率よりも低い、複数の絶縁領域４５と、を含む。さらなる実施形態の１つでは、この絶縁領域は、二酸化ケイ素からなる。
本発明は、添付の図面と関係付けて、以下の説明を参照することによって理解できるであろう。図面中、類似の参照符号は類似の要素を示している。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図していることを理解してもらいたい。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図していることを理解してもらいたい。
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では、現実の実施品のすべての特徴を説明することはしない。そのような現実の実施品の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
本発明は一般的に、バルクシリコン基板中に、強化された（enhanced）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法を対象とする。本発明を例示としてのＮＭＯＳトランジスタの形成との関連において説明するが、本明細書を読了した当業者であれば本発明は当該実施例に限定されないことを理解するであろう。さらに詳細には、本発明は様々な技術、例えばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなどとの関連において採用することが可能であり、さらに様々な異なったタイプのデバイス、例えばメモリデバイス、マイクロプロセッサ、ロジックデバイスなどにおいて採用可能である。
図２は、本発明のある実施形態に従って形成されたＮＭＯＳトランジスタ３２の一例を示す図である。この図に示すように、トランジスタ３２はＳＯＩ基板３０の上に形成される。
ある実施形態の一例においては、ＳＯＩ基板３０は、バルク基板３０Ａ、埋込み絶縁層３０Ｂ、活性層３０Ｃを含む。もちろん、図２は基板全体またはウェハのごく一部を示しているにすぎない。
ＮＭＯＳデバイスが形成される例示の実施形態では、バルク基板３０ＡはＰ型ドーパント材料、例えばホウ素や二フッ化ホウ素などでドープされ、約１０１５イオン／ｃｍ３のドーパント濃度を有していてもよい。
ある一実施形態においては、埋め込み絶縁層３０Ｂは、おおよそ５から５０ｎｍ（５０から５００Å）の幅で変化する厚みを有しており、例えば二酸化ケイ素で構成することができる。
ＮＭＯＳデバイスの場合、活性層３０Ｃはおおよそ５から３０ｎｍ（５０から３００Å）の幅で変化する厚みを有しており、Ｐ型ドーパント材料でドーピングすることができる。
しかしながら、ＳＯＩ基板３０の構成の記載は、添付の特許請求の範囲にそのような限定が明確に記述されないかぎりは、本発明を限定するものと考えるべきではない。
ある実施形態の一例においては、ＳＯＩ基板３０は、バルク基板３０Ａ、埋込み絶縁層３０Ｂ、活性層３０Ｃを含む。もちろん、図２は基板全体またはウェハのごく一部を示しているにすぎない。
ＮＭＯＳデバイスが形成される例示の実施形態では、バルク基板３０ＡはＰ型ドーパント材料、例えばホウ素や二フッ化ホウ素などでドープされ、約１０１５イオン／ｃｍ３のドーパント濃度を有していてもよい。
ある一実施形態においては、埋め込み絶縁層３０Ｂは、おおよそ５から５０ｎｍ（５０から５００Å）の幅で変化する厚みを有しており、例えば二酸化ケイ素で構成することができる。
ＮＭＯＳデバイスの場合、活性層３０Ｃはおおよそ５から３０ｎｍ（５０から３００Å）の幅で変化する厚みを有しており、Ｐ型ドーパント材料でドーピングすることができる。
しかしながら、ＳＯＩ基板３０の構成の記載は、添付の特許請求の範囲にそのような限定が明確に記述されないかぎりは、本発明を限定するものと考えるべきではない。
図２に記載されるように、トランジスタ３２は、ゲート絶縁層３６、ゲート電極３４、側壁スペーサ４４およびソース／ドレイン領域４２を含む。
活性層３０Ｃに形成された分離領域４８および絶縁材料３１の層に形成された複数の導電コンタクト４６もまた図１に示す。
当業者であれば理解できるように、コンタクト４６は、トランジスタ３２のソース／ドレイン領域４２との電気的な接触を確立するための手段を提供する。
活性層３０Ｃに形成された分離領域４８および絶縁材料３１の層に形成された複数の導電コンタクト４６もまた図１に示す。
当業者であれば理解できるように、コンタクト４６は、トランジスタ３２のソース／ドレイン領域４２との電気的な接触を確立するための手段を提供する。
本発明によれば、複数の絶縁領域４５は、ソース／ドレイン領域４２が占める領域の下のバルク基板３０Ａ中に形成される。
本明細書を読了した当業者であれば理解できるように、本明細書においてさらに詳細に後述されるように、絶縁領域４５はゲート電極３４に関してセルフアライン（自己整合）される（self-aligned）。絶縁領域４５を様々な材料によって構成してもよいし、様々な技術によって形成してもよい。
ある実施形態の一例においては、絶縁領域４５はバルク基板３０Ａの表面３９の下方おおよそ１０から２００ｎｍの深さ４７を有しており、この絶縁領域４５は二酸化ケイ素により構成される。
本明細書を読了した当業者であれば理解できるように、本明細書においてさらに詳細に後述されるように、絶縁領域４５はゲート電極３４に関してセルフアライン（自己整合）される（self-aligned）。絶縁領域４５を様々な材料によって構成してもよいし、様々な技術によって形成してもよい。
ある実施形態の一例においては、絶縁領域４５はバルク基板３０Ａの表面３９の下方おおよそ１０から２００ｎｍの深さ４７を有しており、この絶縁領域４５は二酸化ケイ素により構成される。
図３Ａないし図３Ｃは、ここに記載の半導体デバイスを形成する際に使用することができる方法のある実施形態の１つを示す。
図３Ａは、活性層３０Ｃ中にトレンチ分離領域４８が形成され、ゲート絶縁層３６とゲート電極３４が活性層３０Ｃ上に形成された段階におけるデバイスを示す。
図３Ａはまた、ゲート電極３４上に形成された保護層３４Ａを示す。
保護層３４Ａは、以下により詳細に記載する、後続の酸素インプラント（oxygen implant）プロセスの間、ゲート電極３４を保護するのに使用される。
図３Ａは、活性層３０Ｃ中にトレンチ分離領域４８が形成され、ゲート絶縁層３６とゲート電極３４が活性層３０Ｃ上に形成された段階におけるデバイスを示す。
図３Ａはまた、ゲート電極３４上に形成された保護層３４Ａを示す。
保護層３４Ａは、以下により詳細に記載する、後続の酸素インプラント（oxygen implant）プロセスの間、ゲート電極３４を保護するのに使用される。
トレンチ分離領域４８、ゲート絶縁層３６およびゲート電極３４は、複数の異なる材料から構成することができ、これらの要素は複数の既知の技術によって形成することができる。
例えば、ゲート絶縁層３６は、熱処理により生成した二酸化ケイ素の層によって構成されてもよい。ゲート電極３４は、ドープされたポリシリコンまたは金属から構成されてもよい。
ゲート電極３４は、例えばポリシリコンのような材料からなる層をたい積すること、ゲート電極３４を定義すべく、材料のたい積された層上で１回以上のエッチングプロセスを実行することによって形成することができる。
保護層３４Ａはまた、完成したデバイスの恒久的な部分であってもよいし、本来的に犠牲的な部分（すなわち、下記の酸素インプラントプロセスを実行した後、除去することができる）であってもよい。
保護層３４Ａはまた、他のプロセスに使用することができる。例えば、保護層３４Ａはまた、ポリシリコンの層の上のフォトレジストのパターン層を形成するのに使用されるステッパ露光プロセス中における反射を減少するための、ポリシリコンの層上に形成される反射防止コーティング層の役割を果たす。
一般的には、保護層３４Ａは、例えば窒化ケイ素、シリコンオキシナイトライド、酸化物、ポリイミド、有機的反射防止コーティング層等の様々な材料で構成することができる。また、約２０から３００ｎｍの間で変動する厚みを有していてもよい。
様々な技術、例えば化学蒸着プロセスによって保護層３４Ａを形成することができる。
例えば、ゲート絶縁層３６は、熱処理により生成した二酸化ケイ素の層によって構成されてもよい。ゲート電極３４は、ドープされたポリシリコンまたは金属から構成されてもよい。
ゲート電極３４は、例えばポリシリコンのような材料からなる層をたい積すること、ゲート電極３４を定義すべく、材料のたい積された層上で１回以上のエッチングプロセスを実行することによって形成することができる。
保護層３４Ａはまた、完成したデバイスの恒久的な部分であってもよいし、本来的に犠牲的な部分（すなわち、下記の酸素インプラントプロセスを実行した後、除去することができる）であってもよい。
保護層３４Ａはまた、他のプロセスに使用することができる。例えば、保護層３４Ａはまた、ポリシリコンの層の上のフォトレジストのパターン層を形成するのに使用されるステッパ露光プロセス中における反射を減少するための、ポリシリコンの層上に形成される反射防止コーティング層の役割を果たす。
一般的には、保護層３４Ａは、例えば窒化ケイ素、シリコンオキシナイトライド、酸化物、ポリイミド、有機的反射防止コーティング層等の様々な材料で構成することができる。また、約２０から３００ｎｍの間で変動する厚みを有していてもよい。
様々な技術、例えば化学蒸着プロセスによって保護層３４Ａを形成することができる。
次に、図３Ｂに示すように、ゲート電極３４が形成された後、矢印５０によって示されるように、バルク基板３０Ａ中に酸素原子を注入すべく、イオン注入プロセスが実行される。
この注入プロセス５０は、ゲート電極３４およびトレンチ分離領域４８に関してセルフアラインされる。この注入プロセス５０は、約１０から１００ｋｅＶの範囲のエネルギーレベルにおいて、約１ｅ１７から５ｅ１８イオン／ｃｍ２の範囲の酸素の薬量を用いて実行することができる。
これにより、バルク基板３０Ａ中に複数の酸素がドープされた領域５２を形成されることとなる。
ゲート電極３４を形成した後、酸素インプラントプロセス５０をいつ実行してもよい。
この注入プロセス５０は、ゲート電極３４およびトレンチ分離領域４８に関してセルフアラインされる。この注入プロセス５０は、約１０から１００ｋｅＶの範囲のエネルギーレベルにおいて、約１ｅ１７から５ｅ１８イオン／ｃｍ２の範囲の酸素の薬量を用いて実行することができる。
これにより、バルク基板３０Ａ中に複数の酸素がドープされた領域５２を形成されることとなる。
ゲート電極３４を形成した後、酸素インプラントプロセス５０をいつ実行してもよい。
図３Ｃに示される構造は、酸素がドープされた領域５２（図３Ｂ参照）を二酸化ケイ素絶縁領域４５に変換すべく、少なくとも一度のアニールプロセスが実行された後の構造を示している。
ある１つの実施形態においては、アニールプロセスは、約１から６時間の間、約１１００から１４００℃の範囲で変動する温度で実行される。アニールプロセスは、従来の炉において実行することができる。
アニールプロセスが、二酸化ケイ素絶縁領域４５を形成すべく実行されるとすれば、デバイスについての他のドープされた領域（例えばソース／ドレイン領域４２）のうちの少なくともいくつかを形成するに先立って、アニールプロセスが実行されることが望ましい。
その後、図２に記載されたトランジスタ３２の構造を完成すべく、従来の半導体製造作業を実行する。すなわち、側壁スペーサ４４、ソース／ドレイン領域４２およびコンタクト４６を、様々な既知の技術や材料を使用して形成する。
ある１つの実施形態においては、アニールプロセスは、約１から６時間の間、約１１００から１４００℃の範囲で変動する温度で実行される。アニールプロセスは、従来の炉において実行することができる。
アニールプロセスが、二酸化ケイ素絶縁領域４５を形成すべく実行されるとすれば、デバイスについての他のドープされた領域（例えばソース／ドレイン領域４２）のうちの少なくともいくつかを形成するに先立って、アニールプロセスが実行されることが望ましい。
その後、図２に記載されたトランジスタ３２の構造を完成すべく、従来の半導体製造作業を実行する。すなわち、側壁スペーサ４４、ソース／ドレイン領域４２およびコンタクト４６を、様々な既知の技術や材料を使用して形成する。
本発明の使用を通じて、デバイス寸法が縮小し続けても、ソース／ドレイン領域４２とバルク基板３０Ａとの間の寄生容量の不利な影響を減少または回避することができる。本発明においてこれは、バルク基板３０Ａ中の局所的な絶縁領域４５を形成することによって遂行される。この領域４５の比誘電率は、バルク基板３０Ａの比誘電率と比べて低い。
記載の実施形態において、さらに詳しくは、領域４５は、セルフアラインの方法でバルク基板３０Ａ中に形成されるので、この領域４５は、トランジスタ３２のソース／ドレイン領域４２によって占められる領域の下にあるバルク基板３０Ａの中に位置する。
記載の実施形態において、さらに詳しくは、領域４５は、セルフアラインの方法でバルク基板３０Ａ中に形成されるので、この領域４５は、トランジスタ３２のソース／ドレイン領域４２によって占められる領域の下にあるバルク基板３０Ａの中に位置する。
本発明は概して、バルクシリコン基板中に、強化された（enhanced）セルフアラインの絶縁領域を有する、ＳＯＩ半導体デバイスを製造する方法に関する。
ある典型的な実施形態においては、本方法は、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板の上にゲート電極（このゲート電極は、その上に形成される保護層を有する）を形成するステップと、ゲート電極の形成後、バルク基板中に複数の絶縁領域を形成するステップとを含む。この絶縁領域は、ゲート電極に関してセルフアラインされており、その比誘電率はバルク基板の比誘電率よりも低い。
さらなる実施形態においては、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板上に、ゲート電極を形成するステップ（このゲート電極の上には保護層が形成される）と、バルク基板に酸素原子を導入し、これによりバルク基板中に酸素がドープされた複数の領域を形成すべく、ゲート電極および保護層が形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、酸素がドープされた領域を、バルク基板中の二酸化ケイ素を含んだ絶縁領域に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む。
ある典型的な実施形態においては、本方法は、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板の上にゲート電極（このゲート電極は、その上に形成される保護層を有する）を形成するステップと、ゲート電極の形成後、バルク基板中に複数の絶縁領域を形成するステップとを含む。この絶縁領域は、ゲート電極に関してセルフアラインされており、その比誘電率はバルク基板の比誘電率よりも低い。
さらなる実施形態においては、バルク基板、埋込み絶縁層、および活性層を含むＳＯＩ基板上に、ゲート電極を形成するステップ（このゲート電極の上には保護層が形成される）と、バルク基板に酸素原子を導入し、これによりバルク基板中に酸素がドープされた複数の領域を形成すべく、ゲート電極および保護層が形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、酸素がドープされた領域を、バルク基板中の二酸化ケイ素を含んだ絶縁領域に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む。
これまでに開示した特定の実施形態は例示にすぎない。本明細書の教示による利益を得た当業者に明らかなように、本発明を変形することができ、また異なるが均等な方法で実施することができる。例えば、上述の処理ステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲の記載を除いては、本明細書に開示した構造または設計の詳細に、本発明を限定しようとする意図はない。従って、上述の特定の実施形態は改変または修正が可能であり、そのような変形形態は本発明の範囲および精神の中にあるものとして考えられる。従って、保護を求める範囲は添付の特許請求の範囲に記載されるとおりである。
Claims (16)
- バルク基板３０Ａ、埋込み絶縁層３０Ｂ、および活性層３０Ｃを含むＳＯＩ基板３０上に、その上に形成される保護層３４Ａを有するゲート電極３４を形成するステップと、
前記ゲート電極３４の形成後、前記バルク基板３０Ａ中に、前記ゲート電極３４に関してセルフアラインされ、その比誘電率は前記バルク基板３０Ａの比誘電率よりも低い、複数の絶縁領域４５を形成するステップと、を含む、方法。 - 前記ゲート電極の形成後、前記バルク基板中に、前記ゲート電極に関してセルフアラインされ、その比誘電率は前記バルク基板の比誘電率よりも低い、複数の絶縁領域を形成するステップは、
前記バルク基板３０Ａに酸素原子を導入し、これにより前記バルク基板３０Ａ中に酸素がドープされた複数の領域５４を形成すべく、前記ゲート電極３４および前記保護層３４Ａが形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、
前記酸素がドープされた領域５２を、前記バルク基板３０Ａ中の二酸化ケイ素を含んだ絶縁領域４５に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む、請求項１記載の方法。 - 前記ゲート電極３４を形成するステップは、ポリシリコンと金属の少なくともいずれか一方を含むゲート電極３４を形成するステップを含む、請求項１記載の方法。
- 前記保護層３４Ａは、窒化ケイ素、シリコンオキシナイトライド、酸化物、ポリイミド、および有機的反射防止コーティングのうち少なくとも１つを含む、請求項１記載の方法。
- 前記少なくとも１度の酸素インプラントプロセスを実行するステップは、約１ｅ１７から５ｅ１８イオン／ｃｍ２の範囲の酸素インプラント薬量で、約１０から１００ｋｅＶの範囲のエネルギーレベルにおいて実行される、請求項２記載の方法。
- 前記少なくとも１度のアニールプロセスを実行するステップは、約１１００から１４００℃の範囲の温度で実行される、請求項２記載の方法。
- 前記少なくとも１度のアニールプロセスを実行するステップは、約１から６時間の間実行される、請求項２記載の方法。
- 前記酸素がドープされた領域を、前記バルク基板中の二酸化ケイ素を含んだ絶縁領域に変換すべく、少なくとも１度のアニールプロセスを実行するステップにおいて、前記絶縁領域は、約１０から２００ｎｍの範囲の深さを有する、請求項２記載の方法。
- バルク基板３０Ａ、埋込み絶縁層３０Ｂ、および活性層３０ＣからなるＳＯＩ基板３０上に、その上に形成される保護層３４Ａを有する、ポリシリコンを含むゲート電極を形成するステップと、
前記バルク基板３０Ａに酸素原子を導入し、これにより前記バルク基板３０Ａ中に酸素がドープされた複数の領域を形成すべく、前記ゲート電極３４および前記保護層３４Ａが形成された後に少なくとも１度の酸素インプラントプロセスを実行するステップと、
前記酸素がドープされた領域５２を、前記バルク基板３０Ａ中の二酸化ケイ素を含んだ絶縁領域４５であって、前記ゲート電極３４に関してセルフアラインされており、前記バルク基板３０Ａの表面の下方およそ１０から２００ｎｍの範囲の深さを有する絶縁領域４５に変換すべく、少なくとも１度のアニールプロセスを実行するステップと、を含む、方法。 - 前記少なくとも１度の酸素インプラントプロセスを実行するステップは、約１ｅ１７から５ｅ１８イオン／ｃｍ２の範囲の酸素インプラント薬量で、約１０から１００ｋｅＶの範囲のエネルギーレベルにおいて実行される、請求項９記載の方法。
- 前記少なくとも１度のアニールプロセスを実行するステップは、約１１００から１４００℃の範囲の温度で実行される、請求項９記載の方法。
- 前記少なくとも１度のアニールプロセスを実行するステップは、約１から６時間の間実行される、請求項９記載の方法。
- バルク基板３０Ａ、埋込み絶縁層３０Ｂ、および活性層３０Ｃを含むＳＯＩ基板３０の上に形成されたゲート電極３４と、
前記バルク基板３０Ａ中に形成され、前記ゲート電極３４に関してセルフアラインされており、その比誘電率は前記バルク基板３０Ａの比誘電率よりも低い、複数の絶縁領域４５と、を含む、半導体デバイス。 - 前記複数の絶縁領域４５は、二酸化ケイ素を含む、請求項１３記載のデバイス。
- 前記複数の絶縁領域４５は、前記バルク基板３０Ａの表面の下方およそ１０から２００ｎｍの範囲の深さを有する、請求項１３記載のデバイス。
- 前記ゲート電極３４の上に位置する保護層３４Ａであって、窒化ケイ素、シリコンオキシナイトライド、酸化物、ポリイミド、および有機的反射防止コーティングのうち少なくとも１つを含む保護層３４Ａをさらに含む、請求項１３記載のデバイス。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017011262A (ja) * | 2015-06-17 | 2017-01-12 | ソイテックＳｏｉｔｅｃ | 高抵抗率半導体オンインシュレータ基板の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4412710B2 (ja) * | 2003-11-25 | 2010-02-10 | キヤノン株式会社 | 光電変換装置の設計方法 |
| EP1756673A1 (en) * | 2004-05-27 | 2007-02-28 | E.I.Du pont de nemours and company | Developer for a photopolymer protective layer |
| JP5113999B2 (ja) * | 2004-09-28 | 2013-01-09 | シャープ株式会社 | 水素イオン注入剥離方法 |
| US7250351B2 (en) * | 2005-04-14 | 2007-07-31 | International Business Machines Corporation | Enhanced silicon-on-insulator (SOI) transistors and methods of making enhanced SOI transistors |
| US20070069300A1 (en) * | 2005-09-29 | 2007-03-29 | International Business Machines Corporation | Planar ultra-thin semiconductor-on-insulator channel mosfet with embedded source/drain |
| KR100724560B1 (ko) * | 2005-11-18 | 2007-06-04 | 삼성전자주식회사 | 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법 |
| DE102006027969A1 (de) * | 2006-06-17 | 2007-12-20 | X-Fab Semiconductor Foundries Ag | Verfahren zur selektiven Entspiegelung einer Halbleitergrenzfläche durch eine besondere Prozessführung |
| US7550330B2 (en) * | 2006-11-29 | 2009-06-23 | International Business Machines Corporation | Deep junction SOI MOSFET with enhanced edge body contacts |
| US8053327B2 (en) * | 2006-12-21 | 2011-11-08 | Globalfoundries Singapore Pte. Ltd. | Method of manufacture of an integrated circuit system with self-aligned isolation structures |
| US7998815B2 (en) * | 2008-08-15 | 2011-08-16 | Qualcomm Incorporated | Shallow trench isolation |
| DE102009010843B4 (de) * | 2009-02-27 | 2014-04-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Substrate und Halbleiterbauelemente hergestellt unter Einsatz einer Verformungstechnologie unter Anwendung eines piezoelektrischen Materials und Verfahren zum Einsatz einer derartigen Verformungstechnolgie |
| US20140197461A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | Semiconductor Structure Including A Spatially Confined Dielectric Region |
| US20140197462A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | III-Nitride Transistor with High Resistivity Substrate |
| KR101921627B1 (ko) * | 2017-06-16 | 2018-11-26 | 한국과학기술연구원 | 전계 효과 트랜지스터, 이를 구비한 바이오 센서, 전계 효과 트랜지스터의 제조방법 및 바이오 센서의 제조방법 |
| US11189566B2 (en) * | 2018-04-12 | 2021-11-30 | International Business Machines Corporation | Tight pitch via structures enabled by orthogonal and non-orthogonal merged vias |
| US20240162232A1 (en) * | 2022-11-13 | 2024-05-16 | Globalfoundries U.S. Inc. | Integrated structure with trap rich regions and low resistivity regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778994A (ja) * | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JP2000208393A (ja) * | 1999-01-12 | 2000-07-28 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226079A (ja) | 1990-04-17 | 1992-08-14 | Canon Inc | 半導体装置及びその製造方法及びそれを有する電子回路装置 |
| US5278077A (en) * | 1993-03-10 | 1994-01-11 | Sharp Microelectronics Technology, Inc. | Pin-hole patch method for implanted dielectric layer |
| US6313505B2 (en) | 1998-09-02 | 2001-11-06 | Advanced Micro Devices, Inc. | Method for forming shallow source/drain extension for MOS transistor |
| US6103569A (en) * | 1999-12-13 | 2000-08-15 | Chartered Semiconductor Manufacturing Ltd. | Method for planarizing local interconnects |
| TW473917B (en) | 2000-03-07 | 2002-01-21 | United Microelectronics Corp | Step-like structure of silicon on insulation (SOI) |
| US6441436B1 (en) | 2000-11-29 | 2002-08-27 | United Microelectronics Corp. | SOI device and method of fabrication |
| US6407428B1 (en) * | 2001-06-15 | 2002-06-18 | Advanced Micro Devices, Inc. | Field effect transistor with a buried and confined metal plate to control short channel effects |
-
2002
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2005
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778994A (ja) * | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JP2000208393A (ja) * | 1999-01-12 | 2000-07-28 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017011262A (ja) * | 2015-06-17 | 2017-01-12 | ソイテックＳｏｉｔｅｃ | 高抵抗率半導体オンインシュレータ基板の製造方法 |
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