JP4470011B2 - ゲート電極を備えたトランジスタを有するデバイス及びその形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 93
- 239000000758 substrate Substances 0.000 claims description 134
- 239000002019 doping agent Substances 0.000 claims description 98
- 239000000463 material Substances 0.000 claims description 76
- 230000008569 process Effects 0.000 claims description 44
- 239000012212 insulator Substances 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
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Description
本発明は、概して半導体製造技術に関するものであり、より具体的には、完全空乏型SOI構造に対するドーピング法とその結果形成されるドープ領域を有するデバイスに関するものである。
半導体産業においては、常にマイクロプロセッサやメモリデバイスなどの集積回路デバイスの動作速度を高めることが要求されている。より高速で動作するコンピュータや電子デバイスが消費者から求めることにより、上述の要求が強くなっている。より高速での動作が要求されることから、トランジスタなどの半導体デバイスのサイズは常に小型化が進められている。すなわち、チャネル長さ、接合深さ、ゲート絶縁厚などの典型的な電界効果トランジスタ（FET）の多くのコンポーネントが縮小している。例えば、他のすべての条件が同じなら、トランジタのチャネル長さが短ければ短いほど、トランジタはより高速に動作する。従って、典型的なトランジタコンポーネントのサイズやスケールを縮小し、そのようなトランジタに組み込まれた集積回路デバイスと同様に、トランジスタの全体的なスピードを高めることが要求されている。
トランジスタは技術の進歩要請に従って常に小型化されているので、デバイスの信頼性から同時に電源電圧の低減も要求される。従って、技術世代が進んでいくのに伴ってトランジスタの作動電圧も低減している。シリコン・オン・インシュレータ（SOI）基板上に作られるトランジスタデバイスが、バルクシリコン基板において作られる同様の大きさのトランジスタより低作動電圧でなお一層よいパフォーマンスを見せることが知られている。低作動電圧でのSOIデバイスの優れたパフォーマンスは、SOIデバイスにおける接合静電容量が同様の大きさのバルクシリコンデバイスと比較して相対的に低いことに関連している。SOIデバイスにおける埋め込み酸化物層が、バルクシリコン基板から活性トランジスタ領域を引き離すため、接合静電容量を低減させる。
図１は例示的なシリコン・オン・インシュレータ基板１１上に作られたトランジスタ１０の一例を示す。そこに明らかなように、SOI基板１１はバルク基板１１Ａ、埋め込み酸化物層１１Ｂ、活性層１１Ｃを有してなる。トランジスタ１０はゲート絶縁層１４、ゲート電極１６、側壁スペーサ１９、ドレイン領域１８Ａ、ソース領域１８Ｂを有してなる。複数のトレンチ絶縁領域１７は活性層１１Ｃにおいて形成される。図１にはさらに、絶縁材２１の層に形成される複数の導電性コンタクト２０が描かれている。この導電性コンタクト２０はドレイン領域１８Ａとソース領域１８Ｂに電気的接続を提供する。この構成において、トランジスタ１０は、ゲート絶縁層１４の下方に、活性層１１Ｃにおいてチャネル領域１２を形成する。バルク基板１１Ａは、通常は適当なドーパント材、例えばNMOSデバイスにはホウ素や二フッ化ホウ素などのｐ型ドーパント、PMOSデバイスにはヒ素やリンなどのN型ドーパント、を用いてドープする。典型的には、バルク基板１１Ａは約１０１５ions/cm3のドーピング濃度レベルを有している。埋め込み酸化物層１１Ｂは、二酸化珪素を有し、２００〜３６０ｎｍ（２０００〜３６００Å）までの厚みを有している。活性層１１Ｃはドープしたシリコンを有してなり、約５〜３０nｍ（５０〜３００Å）までの厚みを有している。
SOI基板に作られるトランジスタは、バルクシリコン基板に作られるトランジスタに対してさまざまな性能において優れている。例えば、SOI基板に作られた相補型MOS（cmＯＳ）デバイスは、ラッチアップとして知られる静電結合の無効化が生じにくい。加えて、SOI基板に作られるトランジスタは、一般的にドライブ電流が大きく、トランスコンダクタンス値が高い。さらに、サブミクロンのSOIトランジスタは同様の大きさに作られたバルクトランジスタと比較した場合に短チャネル効果への耐性が向上している。
SOIデバイスは同様の大きさのバルクシリコンデバイスを越える性能優位性を提供するが、SOIデバイスはすべての薄膜トランジスタに共通した特定の性能的問題を有している。例えばSOIトランジスタの能動素子が薄膜活性層１１Ｃに作られる。薄膜トランジスタをより小規模に縮小するには、活性層１１Ｃの厚みを減らすことが必要である。しかしながら活性層１１Ｃの厚みが減ると、相応して活性層１１Ｃの電気抵抗が高まる。このことがトランジスタの性能に悪影響を及ぼし得る。というのも、高電気抵抗を有する導電材料にトランジスタエレメントを作るとトランジスタ１０のドライブ電流が低減するからである。さらに、SOIデバイスの活性層１１Ｃの厚みが減少し続けるにつれて、デバイスのしきい電圧（VT）において変化が生じる。要するに活性層１１Ｃの厚みが減少するにつれて、デバイスのしきい値電圧が不安定になる。その結果、マイクロプロセッサ、メモリデバイス、論理素子などの最新の集積回路デバイスにおいてそのような不安定なデバイスを使用するのは、不可能ではないにしても非常に困難である。
加えてオフ状態の漏えい電流が集積回路設計においては常に懸念事項である。というのもそのような電流はとりわけ電量消費量を増やす傾向にあるからである。そのような電力消費量の増加は、携帯用コンピュータなど、集積回路が使用されている数多くの最新消費者向けデバイスにおいては特に望ましくない。最後に、デバイスの大きさが完全空乏型SOI構造において縮小し続けるにつれて、一層の短チャネル効果が生じる。すなわち、そのような完全空乏型デバイスにおいては、少なくともドレイン１８Ａの電気力線のいくつかが、比較的厚みのある（２００〜３６０ｎｍ）埋め込み酸化物層１１Ｂを通ってトランジスタ１０のチャネル領域１２を連結する傾向にある。場合によっては、ドレイン１８Ａの電界が、トランジスタ１０を動作させるよう作用する。理論的に言えば、そのような問題は埋め込み酸化物層１１Ｂの厚みを減らすこと、および／又はバルク基板１１Ａのドーピング濃度を高めることにより減少する。しかしながら、たとえそのような処置は、たとえ実行されても、ドレイン領域１８Ａ、ソース領域１８Ｂとバルク基板１１Ａとの間の接合静電容量を高める傾向がある。従って、SOI技術の主要な利点の一つ、つまり接合静電容量の低減、を無効にする。
本発明は、前述した問題の全てあるいはいくつかを解決、あるいは少なくとも低減するデバイスと様々な方法に関するものである。
本発明は、概して完全空乏型SOI構造に対するドーピング法およびその結果形成されるドープ領域を有してなるデバイスに関するものである。一実施形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板の上に形成されるトランジスタを有する。このトランジスタは、ゲート電極を有し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成される第一のドープ領域を有し、この第一のドープ領域はバルク基板のドーパント材と同型のドーパント材を有し、バルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有し、第一のドープ領域はゲート電極と実質的に整合即ちアラインメントがとれている状態となっている。
他の形態においては、本発明に係るデバイスは、バルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されるトランジスタを有し、トランジスタはゲート電極を有し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。デバイスは、更にバルク基板において形成される第一、第二、第三のドープ領域を有し、この第一、第二、第三の領域はバルク基板のドーパント材と同型のドーパント材を有し、この第一、第二、第三の領域はバルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有し、第一のドープ領域はゲート電極と実質的に整合しており、第二と第三のドープ領域から垂直方向に離間している。
一形態において、本発明に係る方法では、バルク基板、埋め込み酸素膜、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。この方法は、更に少なくともゲート電極をマスクとして使用し、イオン注入プロセスを行い、バルク基材にドーパント材を注入する。この注入プロセスは、基材におけるドーパント材と同型のドーパント材を用いて行い、この注入プロセスによってゲート電極と実質的に自己整合している第一のドープ領域がバルク基材に形成される。この第一のドープ領域はバルク基板の第一のドーパント濃度レベルよりも高いドーパント濃度レベルを有している。
さらに他の形態における方法では、バルク基板、埋め込み酸化物層、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成する。このバルク基板は、第一の濃度レベルでドーパント材を用いてドープされ、少なくともゲート電極をマスクとして使用しイオン注入プロセスが行われ、バルク基板にドーパント材が注入される。この注入プロセスはバルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスによって、バルク基板に第一、第二、第三のドープ領域が形成され、第一のドープ領域はゲート電極と実質的に自己整合していわゆるセルフアライニングされた状態となり、前記第二、第三のドープ領域から垂直に離間し、第一、第二、第三のドープ領域はバルク基板の第一のドーパント濃度レベルよりも高いドーパント濃度レベルを有している。
本発明は添付の図面と併せて以下の説明を参照することで理解されるものであり、同じ構成要素には同じ参照番号を付している。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な領域と構造が非常に正確で鋭い形状とプロフィルを有し各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴とドープ領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う
概して、本発明は、完全空乏型SOI構造に対するドーピング法とその結果生じるドープ領域を有してなるデバイスに関するものである。本発明は例示されているNMOS（N型金属酸化物層半導体）トランジスタの形成に関連して開示されるが、本願を最後まで読めば、当業者であれば本発明がそのように限定されているものではないと理解するであろう。更に具体的には、本発明はNMOS、PMOS（P型金属酸化物層半導体）、cmＯＳ（相補型MOS）などの様々な技術に対して使用されてよい。そしてまた、本発明はメモリデバイス、マイクロプロセッサ、論理素子などの様々な異なるタイプのデバイスとともに用いられる。
図２Ａは、製造の中間段階で部分的に形成されたトランジスタ２９を描いたものであり、このトランジスタ２９はSOI基板３０の上に形成されている。１つの実施例では、SOI基板３０はバルク基板３０Ａ、埋め込み酸化物層（ＢＯＸ）３０Ｂ、活性層３０を有してなる。当然のことながら、図２Ａは基板あるいはウエハー全体のほんの一部のみを描いたものである。NMOSデバイスが形成される実施例では、バルク基板３０Ａはホウ素や二フッ化ホウ素などのｐ型ドーパント材を用いてドープされる。そしてそのドーパント濃度は約１０１５ions/cm3である。埋め込み酸化物層３０Ｂは１つの実施例では約５から５０ｎｍ（５０〜５００Å）までの異なる厚みを有しており、埋め込み酸化物層３０Ｂは二酸化珪素を有してなる。活性層３０Ｃは約５から３０ｎｍ（５０〜３００Å）までの異なる厚みを有している。そしてＮＭＯＳデバイスの場合にはｐ型ドーパント材を用いてドープされる。添付の請求項に特に説明されない限りは、これまで解説してきたSOI基板３０構造の詳細が本発明を限定するものではない。
図２Ａにおける半導体２９は、トレンチ絶縁領域３２が活性層３０Ｃに形成され、ゲート絶縁層３４とゲート電極３６が活性層３０Ｃ上に形成された、製造工程間のある時点を描いている。ゲート電極３６は一つの実施例においては約１００〜１５０ｎｍ（１０００〜１５００Å）までの厚み３８を有している。半導体デバイス２９とゲート電極３６、ゲート絶縁層３４、トレンチ絶縁領域３２などの様々な半導体デバイス２９のコンポーネントは全て従来技術を用いて形成される。例えばゲート絶縁層３４は二酸化珪素を含み、ゲート電極３６はドープされたポリシリコンを含む。従って図２Ａに描かれている半導体デバイス２９の様々なコンポーネントを形成するために用いられる特定の技術や材料は、添付の請求項に明確に説明されない限りは本発明を限定するものと考えないものとする。
図２Ａにおいて矢印４０で示されているように、ゲート電極３６を注入マスクとして用いてイオン注入プロセスが行われる。イオン注入プロセス４０は、バルク基板３０Ａをドープするのに用いるドーパント材と同型のドーパント材を用いて行われる。すなわち、ＮＭＯＳデバイスにはｐ型ドーパント材を、PMOSデバイスには、Ｎ型ドーパント材を用いる。イオン注入プロセス４０を行った結果、バルク基板３０Ａにおいて複数のドープ領域が形成される。すなわち、図２Ｂに明らかなように、第一のドープ領域４２Ａ、第二のドープ領域４２Ｂ、第三のドープ領域４２Ｃである。ここで留意すべきなのは、第一のドープ領域４２Ａはゲート電極３６と実質的に自己整合し、各ドープ領域４２Ｂ、４２Ｃはゲート電極３６の厚み３８に相当する程度の距離４４だけ第一のドープ領域４２Ａから垂直にオフセットしていることである。つまり、第一のドープ領域４２Ａの上面４３Ａが第二、第三のドープ領域４２Ｂ、４２Ｃのそれぞれの上面４３Ｂ、４３Ｃから、ゲート電極３６の厚み３８にほぼ同じ距離４４だけ垂直に離間している。さらに、本技術を用いて、第一のドープ領域４２Ａは、トランジスタ２９のチャネル領域３３となる領域の下に位置決めされている。またここで留意すべきなのは、第二、第三のドープ領域４２Ｂ、４２Ｃがそれぞれ端つまりエッジ４５、４７を有し、それらエッジはゲート電極３６の側壁３７とほぼ整合している。各ドープ領域４２Ａ、４２Ｂ、４２Ｃは一つの実施例においては約１０〜５０ｎｍ（１００から５００Å）の厚み４６を有している。注入プロセス４０のエネルギーは、第一のドープ領域４２Ａの上面４３Ａがバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面に整合するように選定される。すなわち、第一のドープ領域４２Ａの上面４３Ａはバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面から約０〜５ｎｍ（０〜５０Å）離間している、つまり、第一のドープ領域４２Ａの上面４３Ａは上記界面界面から約５ｎｍ以内に位置にある。好ましい実施例においては、上面４３Ａはバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面に位置する。
一般に、イオン注入プロセスは非常に高いドーパント投与レベルで行われ、その結果形成されるドープ領域、すなわちドープ領域４２Ａ、４２Ｂ、４２Ｃがドーパント材が比較的に高濃度となっている。つまり１０１６ions/cm3程度である。すなわち、各ドープ領域４２Ａ、４２Ｂ、４２Ｃのドーパント濃度はバルク基板３０Ａにおけるドーピングレベルよりも高い。注入プロセス４０の間にホウ素が注入される一つの実施例においては、４０から７０keVのエネルギーレベルで、約１０１４〜１０１６ions/cm２までの投与量でホウ素が注入される。その結果、約１０１６〜１０１８ions/cm3までのドーパント濃度レベルを有した注入領域４２Ａ、４２Ｂ，４２Ｃが形成される。使用される特定のドーパント種によって４０から４００keVまでの範囲のエネルギーレベルで別のドーパント種が注入されてもよい。イオン注入後、約６００〜１０５０℃までの範囲の温度でアニーリングがなされる。一つの実施例において、このアニーリングは比較的に低温で行われ、注入領域４２Ａ、４２Ｂ、４２Ｃが実質的にイオン注入された位置に必ず残るようにする。もちろん、PMOS型デバイスに対しては、イオン注入プロセス４０はヒ素やリンなどのＮ型ドーパント材を用いて行われる。更に、相補型MOS型技術に対しては、様々なNMOSとPMOSデバイスが必要に応じて適宜マスクされる。一方で注入プロセス４０は適当なドーパント材を用いて、適当なNMOSあるいはPMOSデバイス上に行われる。
その後、図２Ｂに示されるように、追加プロセスが行われ、トランジスタ２９の形成が完成する。さらに具体的には、追加プロセスが行われ、図２Ｂに明らかなように側壁スペーサ５０、ソース／ドレイン領域５２、導電性コンタクト５４などが形成される。従来どおり様々なコンポーネントが当業者には周知のいろいろな標準技術や材料を用いて形成される。したがって図２Ｂに描かれているトランジスタ２９の様々なコンポーネント形成のために用いられる技術や材料は、添付の請求項に明確な説明が無い限りは、本発明を限定するものとは考えないものとする。
本発明の使用を通して、本願の従来技術において述べられた様々な問題点が解決あるいは減少する。さらに具体的には、トランジスタ２９のチャネル領域３３下部に、一部に特定した自己整合の注入領域４２Ａを設けることにより、オフ状態漏えい電流(off-state leakage Ｃurrents)が低減する。同時に、この自己整合プロセスを用いて形成された追加の各ドープ領域４２Ｂ、４２Ｃは、これらの領域が、一般的にバルク基板３０Ａとソース／ドレイン領域５２との間の接合静電容量は増加しない傾向となるようにバルク基板３０Ａにおいて十分深く配置される。
本発明は、概して完全空乏型SOI構造に対するドーピング法とその結果生じるドープ領域を有してなるデバイスに関連するものである。一つの実施形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されたゲート電極を有したトランジスタを有し、このバルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成された第一のドープ領域４２Ａを有し、この第一のドープ領域はバルク基材のドーパント材と同型のドーパント材を有し、この第一のドープ領域におけるドーパント材の濃度レベルはバルク基板の第一の濃度レベルよりも高い。この実施例においては、第一のドープ領域４２Ａはゲート電極と実質的に整合している。
別の例示的形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されたトランジスタを有し、このトランジスタはゲート電極を有してなり、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成された第一、第二、第三のドープ領域を有してなり、これらの領域はバルク基板のドーパント材と同型のドーパント材を有してなり、この第一、第二、第三の領域はバルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有しており、第一のドープ領域はゲート電極と実質的に整合しており、第二、第三に領域から垂直に離間している。
一つの実施例における方法では、バルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成し、このバルク基板は第一の濃度レベルでドーパント材を用いてドープされ、および、少なくともゲート電極をマスクとして使用してイオン注入プロセスを行い、バルク基板へドーパント材を注入することを有し、この注入プロセスは、バルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスが結果としてバルク領域において形成される第一のドープ領域を形成する。形成された第一のドープ領域はゲート電極と実質的に自己整合し、第一のドープ領域はバルク基板の第一の濃度レベルよりも高いドーパント濃度レベルを有している。
別の実施例における方法では、バルク基板、埋め込み酸化物層、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成し、このバルク基板は、第一の濃度レベルでドーパント材を用いてドープされ、少なくともゲート電極をマスクとして使用しイオン注入プロセスを行い、バルク基板へドーパント材を注入し、この注入プロセスは、バルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスが結果としてバルク領域において形成される第一、第二、第三のドープ領域を形成する。この第一のドープ領域は実質的にゲート電極と自己整合であり、第二、第三のドープ領域と垂直に離間し、第一、第二、第三のドープ領域はバルク基板の第一ドーパント濃度よりも高いドーパント濃度レベルを有している。
上記開示した特定の実施例は例示的なものに過ぎず、本発明は本明細書に書かれている恩恵を有する当業者にとって明らかな方法で、改良ないし他の形態で実施することができる。例えば、前述のプロセスステップは違う順番で実施されてよい。さらにここに明らかにされている構造や設計の詳細は、下記の請求項に解説されている以外には限定するものではない。したがって前述の特定の実施例は変形あるは改良してもよく、それら全ての変更は発明の範囲内で行うものとする。したがって、本発明に求められる保護範囲は、請求項において記載される。
Claims (35)
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成し、
少なくとも前記ゲート電極をマスクとして使用して前記バルク基板にドーパント材を注入するイオン注入プロセスを行い、前記注入プロセスでは、前記バルク基材における前記ドーパント材と同タイプのドーパント材を用いて前記ドーパント材の注入が行なわれ、前記注入プロセスの結果前記バルク基材に第一のドープ領域が形成され、当該第一のドープ領域は、前記ゲート電極と実質的に整合するとともにそのドーパント濃度レベルは前記第一の濃度レベルよりも高いものであり、
前記イオン注入プロセスは、更に前記バルク基板に第二のドープ領域と第三のドープ領域を形成するとともに、前記第二のドープ領域及び前記第三のドープ領域のドーパント濃度レベルは、前記第一の濃度レベルよりも高く、かつ、前記第一のドープ領域は、前記第二のドープ領域及び前記第三のドープ領域から垂直方向に離間するように行われる、ゲート電極を備えたトランジスタを有するデバイスの形成方法。 - ゲート電極を形成するステップは、ポリシリコンを有するゲート電極を形成する、請求項１記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、シリコンを含むとともにドーパント材を用いて第一の濃度レベルでドープされるバルク基板、二酸化シリコンを含む埋め込み酸化物層、及びシリコンを含む活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、Ｐ型ドーパント材を用いて１０１５ions/cm3の第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、Ｎ型ドーパント材を用いて１０１５ions/cm3の第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１記載の形成方法。
- 前記第一のドープ領域は少なくとも１０１６ions/cm3のドーパント濃度レベルを有している、請求項１記載の形成方法。
- 前記第一のドープ領域は、前記第二のドープ領域及び第三のドープ領域から前記ゲート電極の厚みに対応する程度の距離で垂直方向に離間している、請求項１記載の形成方法。
- 前記第二のドープ領域及び前記第三のドープ領域のそれぞれの上面は、前記ゲート電極の厚みに対応する程度の距離で前記埋め込み酸化物層と前記バルク基板との界面よりも下方に位置する、請求項１記載の形成方法。
- 前記第一のドープ領域の上面は、前記埋め込み酸化物層と前記バルク基板との界面より０〜５nm下方に位置し、前記第二のドープ領域及び前記第三のドープ領域のそれぞれの上面は、前記ゲート電極の厚みに対応する程度の距離で前記埋め込み酸化物層と前記バルク基板との界面よりも下方に位置する、請求項１記載の形成方法。
- 前記イオン注入プロセスでは、結果として前記第一のドープ領域は、１０〜５０nmの厚みを有する、請求項１記載の形成方法。
- 前記イオン注入プロセスでは、結果として前記第二のドープ領域及び前記第三のドープ領域は、それぞれ１０〜５０ｎｍの厚みを有する、請求項７記載の形成方法。
- 前記イオン注入プロセスでは、４０〜４００keVの範囲のエネルギーレベルで前記イオン注入プロセスを行う、請求項１記載の形成方法。
- 前記イオン注入プロセスは、1e14〜1e16 ions/cm2の範囲のドーパントの量で前記イオン注入プロセスを行う、請求項１記載の形成方法。
- 前記第一のドープ領域の上面は、前記埋め込み酸化物層と前記バルク基板との界面より０〜５nm下方に位置する、請求項１記載の形成方法。
- 前記イオン注入プロセスの実行後、６００℃〜１０５０℃の温度の範囲でアニールプロセスを少なくとも１回更に行う、請求項１記載の形成方法。
- ソース領域、ドレイン領域及び複数の導電性コンタクトを更に形成する、請求項１記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成し、
少なくとも前記ゲート電極をマスクとして使用して前記バルク基板にドーパント材を注入するイオン注入プロセスを行い、前記注入プロセスでは、前記バルク基材における前記ドーパント材と同タイプのドーパント材を用いて前記ドーパント材の注入が行なわれ、前記注入プロセスの結果前記バルク基板に第一、第二及び第三のドープ領域が形成され、当該第一のドープ領域は、前記ゲート電極と実質的に整合するとともに前記第二のドープ領域及び第三のドープ領域から垂直に離間されており、前記第一、第二及び第三のドープ領域のドーパント濃度レベルは、前記第一の濃度レベルよりも高いものである、ゲート電極を備えたトランジスタを有するデバイスの形成方法。 - ゲート電極を形成するステップは、ポリシリコンを有するゲート電極を形成する、請求項１７記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、シリコンを含むとともにドーパント材を用いて第一の濃度レベルでドープされたバルク基板、二酸化シリコンを含む埋め込み酸化物層、及びシリコンを含む活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１７記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、Ｐ型ドーパント材を用いて１０１５ions/cm3の第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１７記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成するステップは、Ｎ型ドーパント材を用いて１０１５ions/cm3の第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成する、請求項１７記載の形成方法。
- 前記第一、第二および第三のドープ領域は少なくとも１０１６ions/cm3のドーパント濃度レベルを有している、請求項１７記載の形成方法。
- 前記イオン注入プロセスでは、結果として前記第一、第二および第三のドープ領域は、それぞれ１０〜５０ｎｍの厚みを有する、請求項１７記載の形成方法。
- ソース領域、ドレイン領域および複数の導電性コンタクトを更に形成する、請求項１７記載の形成方法。
- 前記第一のドープ領域は、前記ゲート電極の厚みに略対応する距離で前記第二のドープ領域と前記第三のドープ領域とから垂直方向に離間している、請求項１７記載の形成方法。
- 前記第二および第三のドープ領域はそれぞれ上面を有しており、前記第二および第三のドープ領域のそれぞれの上面は、前記ゲート電極の厚みに略対応する距離で前記埋め込み酸化物層と前記バルク基板との界面よりも下方に位置する、請求項１７記載の形成方法。
- 前記第一のドープ領域は、前記埋め込み酸化物層と前記バルク基板との界面より０から５nm下方に位置する上面を有し、前記第二および第三のドープ領域はそれぞれ上面を有しており、前記第二および第三のドープ領域のそれぞれの上面は、前記ゲート電極の厚みに略対応する距離で前記埋め込み酸化物層と前記バルク基板との界面よりも下方に位置する、請求項１７記載の形成方法。
- 前記イオン注入プロセスでは、結果として前記第一、第二および第三のドープ領域は、それぞれ１０〜５０ｎｍの厚みを有する、請求項１７記載の形成方法。
- 前記イオン注入プロセスの実行後、更に、６００℃〜１０５０℃の温度の範囲でアニールプロセスを少なくとも１回行う、請求項１７記載の形成方法。
- 前記イオン注入プロセスでは、４０〜４００keVの範囲のエネルギーレベルで前記イオン注入プロセスを行う、請求項１７記載の形成方法。
- 前記イオン注入プロセスは、1e14〜1e16ions/cm2の範囲のドーパントの量で前記イオン注入プロセスを行う、請求項１７記載の形成方法。
- 前記第一のドープ領域の上面は、前記埋め込み酸化物層と前記バルク基板との界面より０〜５nm下方に位置する、請求項１７記載の形成方法。
- ソース領域、ドレイン領域および複数の導電性コンタクトを更に形成する、請求項１７記載の形成方法。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成し、
少なくとも前記ゲート電極をマスクとして使用して前記バルク基板にドーパント材を注入するイオン注入プロセスを行い、前記注入プロセスでは、前記バルク基材における前記ドーパント材と同タイプのドーパント材を用いて前記ドーパント材の注入が行なわれ、前記注入プロセスの結果前記バルク基板に、それぞれ分離した別個の第一、第二及び第三のドープ領域が形成され、当該第一のドープ領域は、前記ゲート電極と実質的に整合するとともに前記第二のドープ領域及び第三のドープ領域から垂直に離間されており、前記第一、第二及び第三のドープ領域のドーパント濃度レベルは、前記第一の濃度レベルよりも高いものである、ゲート電極を備えたトランジスタを有するデバイスの形成方法。 - バルク基板、埋め込み酸化物層、及び活性層を有するシリコン・オン・インシュレータ基板上に形成されるとともにゲート電極を備えたトランジスタを有し、前記バルク基板は、第一の濃度レベルでドーパント材を用いてドープされたものであり、
少なくとも前記ゲート電極をマスクとして使用して前記バルク基板にドーパント材を注入するイオン注入プロセスによって前記バルク基板に形成された第一のドープ領域を有し、前記第一のドープ領域には、前記バルク基板のドーパント材と同タイプのドーパント材が含まれ、前記第一の領域のドーパント材の濃度レベルは、前記第一の濃度レベルよりも高く、前記第一のドープ領域は前記ゲート電極と実質的に整合しており、
前記イオン注入プロセスによって、更に前記バルク基板に形成された第二のドープ領域と第三のドープ領域を有し、前記第二のドープ領域及び前記第三のドープ領域のドーパント濃度レベルは、前記第一の濃度レベルよりも高く、かつ、前記第一のドープ領域は、前記第二のドープ領域及び前記第三のドープ領域から垂直方向に離間している、デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/104,319 US6780686B2 (en) | 2002-03-21 | 2002-03-21 | Doping methods for fully-depleted SOI structures, and device comprising the resulting doped regions |
| PCT/US2002/040399 WO2003081678A1 (en) | 2002-03-21 | 2002-12-17 | Doping methods for fully-depleted soi structures, and device comprising the resulting doped regions |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005521265A JP2005521265A (ja) | 2005-07-14 |
| JP2005521265A5 JP2005521265A5 (ja) | 2006-02-09 |
| JP4470011B2 true JP4470011B2 (ja) | 2010-06-02 |
Family
ID=28040566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003579286A Expired - Lifetime JP4470011B2 (ja) | 2002-03-21 | 2002-12-17 | ゲート電極を備えたトランジスタを有するデバイス及びその形成方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6780686B2 (ja) |
| JP (1) | JP4470011B2 (ja) |
| KR (1) | KR100913830B1 (ja) |
| CN (1) | CN100399582C (ja) |
| AU (1) | AU2002361759A1 (ja) |
| DE (1) | DE10297679B4 (ja) |
| GB (1) | GB2409335B (ja) |
| TW (1) | TWI265559B (ja) |
| WO (1) | WO2003081678A1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
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-
2002
- 2002-03-21 US US10/104,319 patent/US6780686B2/en not_active Expired - Lifetime
- 2002-12-17 DE DE10297679T patent/DE10297679B4/de not_active Expired - Fee Related
- 2002-12-17 KR KR1020047014752A patent/KR100913830B1/ko not_active IP Right Cessation
- 2002-12-17 WO PCT/US2002/040399 patent/WO2003081678A1/en active Application Filing
- 2002-12-17 JP JP2003579286A patent/JP4470011B2/ja not_active Expired - Lifetime
- 2002-12-17 CN CNB02828545XA patent/CN100399582C/zh not_active Expired - Fee Related
- 2002-12-17 AU AU2002361759A patent/AU2002361759A1/en not_active Abandoned
- 2002-12-17 GB GB0418683A patent/GB2409335B/en not_active Expired - Fee Related
-
2003
- 2003-03-11 TW TW092105159A patent/TWI265559B/zh not_active IP Right Cessation
-
2004
- 2004-03-09 US US10/796,731 patent/US6876037B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2409335B (en) | 2005-09-14 |
| CN1623237A (zh) | 2005-06-01 |
| WO2003081678A1 (en) | 2003-10-02 |
| US6780686B2 (en) | 2004-08-24 |
| KR100913830B1 (ko) | 2009-08-26 |
| CN100399582C (zh) | 2008-07-02 |
| TWI265559B (en) | 2006-11-01 |
| TW200305938A (en) | 2003-11-01 |
| GB2409335A (en) | 2005-06-22 |
| US6876037B2 (en) | 2005-04-05 |
| JP2005521265A (ja) | 2005-07-14 |
| GB0418683D0 (en) | 2004-09-22 |
| US20030178678A1 (en) | 2003-09-25 |
| KR20040087345A (ko) | 2004-10-13 |
| AU2002361759A1 (en) | 2003-10-08 |
| US20040169227A1 (en) | 2004-09-02 |
| DE10297679T5 (de) | 2005-05-19 |
| DE10297679B4 (de) | 2008-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051216 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090511 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091007 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091015 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091109 |
|
| A521 | Request for written amendment filed |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091116 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091208 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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