JP2005521265A - 完全空乏型ｓｏｉ構造に対するドーピング法とその結果形成されるドープ領域を有したデバイス - Google Patents
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Abstract
本発明は、概して完全空乏型SOI構造に対するドーピング法およびその結果形成されるドープ領域を有してなるデバイスに関するものである。１つの実施例においては、デバイスはバルク基板（３０Ａ）、埋め込み酸化物層（３０Ｂ）、活性層（３０Ｃ）を有してなるシリコン・オン・インシュレータ基板上に形成されるトランジスタを有してなり、このトランジスタはゲート電極（３６）を有してなり、バルク基板（３０Ａ）は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板（３０Ａ）において形成される第一のドープ領域（４２Ａ）を有してなり、この第一のドープ領域（４２Ａ）はバルク基板のドーパント材と同型のドーパント材を用いてドープされる。第一のドープ領域（４２Ａ）におけるドーパント材の濃度レベルはバルク基板（３０Ａ）における第一のドーパント濃度レベルよりも高く、第一のドープ領域（４２Ａ）はゲート電極（３６）と実質的に整合している。
Description
本発明は、概して半導体製造技術に関するものであり、より具体的には、完全空乏型SOI構造に対するドーピング法とその結果形成されるドープ領域を有するデバイスに関するものである。
半導体産業においては、常にマイクロプロセッサやメモリデバイスなどの集積回路デバイスの動作速度を高めることが要求されている。より高速で動作するコンピュータや電子デバイスが消費者から求めることにより、上述の要求が強くなっている。より高速での動作が要求されることから、トランジスタなどの半導体デバイスのサイズは常に小型化が進められている。すなわち、チャネル長さ、接合深さ、ゲート絶縁厚などの典型的な電界効果トランジスタ（FET）の多くのコンポーネントが縮小している。例えば、他のすべての条件が同じなら、トランジタのチャネル長さが短ければ短いほど、トランジタはより高速に動作する。従って、典型的なトランジタコンポーネントのサイズやスケールを縮小し、そのようなトランジタに組み込まれた集積回路デバイスと同様に、トランジスタの全体的なスピードを高めることが要求されている。
トランジスタは技術の進歩要請に従って常に小型化されているので、デバイスの信頼性から同時に電源電圧の低減も要求される。従って、技術世代が進んでいくのに伴ってトランジスタの作動電圧も低減している。シリコン・オン・インシュレータ（SOI）基板上に作られるトランジスタデバイスが、バルクシリコン基板において作られる同様の大きさのトランジスタより低作動電圧でなお一層よいパフォーマンスを見せることが知られている。低作動電圧でのSOIデバイスの優れたパフォーマンスは、SOIデバイスにおける接合静電容量が同様の大きさのバルクシリコンデバイスと比較して相対的に低いことに関連している。SOIデバイスにおける埋め込み酸化物層が、バルクシリコン基板から活性トランジスタ領域を引き離すため、接合静電容量を低減させる。
図１は例示的なシリコン・オン・インシュレータ基板１１上に作られたトランジスタ１０の一例を示す。そこに明らかなように、SOI基板１１はバルク基板１１Ａ、埋め込み酸化物層１１Ｂ、活性層１１Ｃを有してなる。トランジスタ１０はゲート絶縁層１４、ゲート電極１６、側壁スペーサ１９、ドレイン領域１８Ａ、ソース領域１８Ｂを有してなる。複数のトレンチ絶縁領域１７は活性層１１Ｃにおいて形成される。図１にはさらに、絶縁材２１の層に形成される複数の導電性コンタクト２０が描かれている。この導電性コンタクト２０はドレイン領域１８Ａとソース領域１８Ｂに電気的接続を提供する。この構成において、トランジスタ１０は、ゲート絶縁層１４の下方に、活性層１１Ｃにおいてチャネル領域１２を形成する。バルク基板１１Ａは、通常は適当なドーパント材、例えばNMOSデバイスにはホウ素や二フッ化ホウ素などのｐ型ドーパント、PMOSデバイスにはヒ素やリンなどのN型ドーパント、を用いてドープする。典型的には、バルク基板１１Ａは約１０１５ions/cm3のドーピング濃度レベルを有している。埋め込み酸化物層１１Ｂは、二酸化珪素を有し、２００〜３６０ｎｍ（２０００〜３６００Å）までの厚みを有している。活性層１１Ｃはドープしたシリコンを有してなり、約５〜３０nｍ（５０〜３００Å）までの厚みを有している。
SOI基板に作られるトランジスタは、バルクシリコン基板に作られるトランジスタに対してさまざまな性能において優れている。例えば、SOI基板に作られた相補型MOS（cmＯＳ）デバイスは、ラッチアップとして知られる静電結合の無効化が生じにくい。加えて、SOI基板に作られるトランジスタは、一般的にドライブ電流が大きく、トランスコンダクタンス値が高い。さらに、サブミクロンのSOIトランジスタは同様の大きさに作られたバルクトランジスタと比較した場合に短チャネル効果への耐性が向上している。
SOIデバイスは同様の大きさのバルクシリコンデバイスを越える性能優位性を提供するが、SOIデバイスはすべての薄膜トランジスタに共通した特定の性能的問題を有している。例えばSOIトランジスタの能動素子が薄膜活性層１１Ｃに作られる。薄膜トランジスタをより小規模に縮小するには、活性層１１Ｃの厚みを減らすことが必要である。しかしながら活性層１１Ｃの厚みが減ると、相応して活性層１１Ｃの電気抵抗が高まる。このことがトランジスタの性能に悪影響を及ぼし得る。というのも、高電気抵抗を有する導電材料にトランジスタエレメントを作るとトランジスタ１０のドライブ電流が低減するからである。さらに、SOIデバイスの活性層１１Ｃの厚みが減少し続けるにつれて、デバイスのしきい電圧（VT）において変化が生じる。要するに活性層１１Ｃの厚みが減少するにつれて、デバイスのしきい値電圧が不安定になる。その結果、マイクロプロセッサ、メモリデバイス、論理素子などの最新の集積回路デバイスにおいてそのような不安定なデバイスを使用するのは、不可能ではないにしても非常に困難である。
加えてオフ状態の漏えい電流が集積回路設計においては常に懸念事項である。というのもそのような電流はとりわけ電量消費量を増やす傾向にあるからである。そのような電力消費量の増加は、携帯用コンピュータなど、集積回路が使用されている数多くの最新消費者向けデバイスにおいては特に望ましくない。最後に、デバイスの大きさが完全空乏型SOI構造において縮小し続けるにつれて、一層の短チャネル効果が生じる。すなわち、そのような完全空乏型デバイスにおいては、少なくともドレイン１８Ａの電気力線のいくつかが、比較的厚みのある（２００〜３６０ｎｍ）埋め込み酸化物層１１Ｂを通ってトランジスタ１０のチャネル領域１２を連結する傾向にある。場合によっては、ドレイン１８Ａの電界が、トランジスタ１０を動作させるよう作用する。理論的に言えば、そのような問題は埋め込み酸化物層１１Ｂの厚みを減らすこと、および／又はバルク基板１１Ａのドーピング濃度を高めることにより減少する。しかしながら、たとえそのような処置は、たとえ実行されても、ドレイン領域１８Ａ、ソース領域１８Ｂとバルク基板１１Ａとの間の接合静電容量を高める傾向がある。従って、SOI技術の主要な利点の一つ、つまり接合静電容量の低減、を無効にする。
本発明は、前述した問題の全てあるいはいくつかを解決、あるいは少なくとも低減するデバイスと様々な方法に関するものである。
本発明は、概して完全空乏型SOI構造に対するドーピング法およびその結果形成されるドープ領域を有してなるデバイスに関するものである。一実施形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板の上に形成されるトランジスタを有する。このトランジスタは、ゲート電極を有し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成される第一のドープ領域を有し、この第一のドープ領域はバルク基板のドーパント材と同型のドーパント材を有し、バルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有し、第一のドープ領域はゲート電極と実質的に整合即ちアラインメントがとれている状態となっている。
他の形態においては、本発明に係るデバイスは、バルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されるトランジスタを有し、トランジスタはゲート電極を有し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。デバイスは、更にバルク基板において形成される第一、第二、第三のドープ領域を有し、この第一、第二、第三の領域はバルク基板のドーパント材と同型のドーパント材を有し、この第一、第二、第三の領域はバルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有し、第一のドープ領域はゲート電極と実質的に整合しており、第二と第三のドープ領域から垂直方向に離間している。
一形態において、本発明に係る方法では、バルク基板、埋め込み酸素膜、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成し、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。この方法は、更に少なくともゲート電極をマスクとして使用し、イオン注入プロセスを行い、バルク基材にドーパント材を注入する。この注入プロセスは、基材におけるドーパント材と同型のドーパント材を用いて行い、この注入プロセスによってゲート電極と実質的に自己整合している第一のドープ領域がバルク基材に形成される。この第一のドープ領域はバルク基板の第一のドーパント濃度レベルよりも高いドーパント濃度レベルを有している。
さらに他の形態における方法では、バルク基板、埋め込み酸化物層、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成する。このバルク基板は、第一の濃度レベルでドーパント材を用いてドープされ、少なくともゲート電極をマスクとして使用しイオン注入プロセスが行われ、バルク基板にドーパント材が注入される。この注入プロセスはバルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスによって、バルク基板に第一、第二、第三のドープ領域が形成され、第一のドープ領域はゲート電極と実質的に自己整合していわゆるセルフアライニングされた状態となり、前記第二、第三のドープ領域から垂直に離間し、第一、第二、第三のドープ領域はバルク基板の第一のドーパント濃度レベルよりも高いドーパント濃度レベルを有している。
本発明は添付の図面と併せて以下の説明を参照することで理解されるものであり、同じ構成要素には同じ参照番号を付している。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な領域と構造が非常に正確で鋭い形状とプロフィルを有し各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴とドープ領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う
概して、本発明は、完全空乏型SOI構造に対するドーピング法とその結果生じるドープ領域を有してなるデバイスに関するものである。本発明は例示されているNMOS（N型金属酸化物層半導体）トランジスタの形成に関連して開示されるが、本願を最後まで読めば、当業者であれば本発明がそのように限定されているものではないと理解するであろう。更に具体的には、本発明はNMOS、PMOS（P型金属酸化物層半導体）、cmＯＳ（相補型MOS）などの様々な技術に対して使用されてよい。そしてまた、本発明はメモリデバイス、マイクロプロセッサ、論理素子などの様々な異なるタイプのデバイスとともに用いられる。
図２Ａは、製造の中間段階で部分的に形成されたトランジスタ２９を描いたものであり、このトランジスタ２９はSOI基板３０の上に形成されている。１つの実施例では、SOI基板３０はバルク基板３０Ａ、埋め込み酸化物層（ＢＯＸ）３０Ｂ、活性層３０を有してなる。当然のことながら、図２Ａは基板あるいはウエハー全体のほんの一部のみを描いたものである。NMOSデバイスが形成される実施例では、バルク基板３０Ａはホウ素や二フッ化ホウ素などのｐ型ドーパント材を用いてドープされる。そしてそのドーパント濃度は約１０１５ions/cm3である。埋め込み酸化物層３０Ｂは１つの実施例では約５から５０ｎｍ（５０〜５００Å）までの異なる厚みを有しており、埋め込み酸化物層３０Ｂは二酸化珪素を有してなる。活性層３０Ｃは約５から３０ｎｍ（５０〜３００Å）までの異なる厚みを有している。そしてＮＭＯＳデバイスの場合にはｐ型ドーパント材を用いてドープされる。添付の請求項に特に説明されない限りは、これまで解説してきたSOI基板３０構造の詳細が本発明を限定するものではない。
図２Ａにおける半導体２９は、トレンチ絶縁領域３２が活性層３０Ｃに形成され、ゲート絶縁層３４とゲート電極３６が活性層３０Ｃ上に形成された、製造工程間のある時点を描いている。ゲート電極３６は一つの実施例においては約１００〜１５０ｎｍ（１０００〜１５００Å）までの厚み３８を有している。半導体デバイス２９とゲート電極３６、ゲート絶縁層３４、トレンチ絶縁領域３２などの様々な半導体デバイス２９のコンポーネントは全て従来技術を用いて形成される。例えばゲート絶縁層３４は二酸化珪素を含み、ゲート電極３６はドープされたポリシリコンを含む。従って図２Ａに描かれている半導体デバイス２９の様々なコンポーネントを形成するために用いられる特定の技術や材料は、添付の請求項に明確に説明されない限りは本発明を限定するものと考えないものとする。
図２Ａにおいて矢印４０で示されているように、ゲート電極３６を注入マスクとして用いてイオン注入プロセスが行われる。イオン注入プロセス４０は、バルク基板３０Ａをドープするのに用いるドーパント材と同型のドーパント材を用いて行われる。すなわち、ＮＭＯＳデバイスにはｐ型ドーパント材を、PMOSデバイスには、Ｎ型ドーパント材を用いる。イオン注入プロセス４０を行った結果、バルク基板３０Ａにおいて複数のドープ領域が形成される。すなわち、図２Ｂに明らかなように、第一のドープ領域４２Ａ、第二のドープ領域４２Ｂ、第三のドープ領域４２Ｃである。ここで留意すべきなのは、第一のドープ領域４２Ａはゲート電極３６と実質的に自己整合し、各ドープ領域４２Ｂ、４２Ｃはゲート電極３６の厚み３８に相当する程度の距離４４だけ第一のドープ領域４２Ａから垂直にオフセットしていることである。つまり、第一のドープ領域４２Ａの上面４３Ａが第二、第三のドープ領域４２Ｂ、４２Ｃのそれぞれの上面４３Ｂ、４３Ｃから、ゲート電極３６の厚み３８にほぼ同じ距離４４だけ垂直に離間している。さらに、本技術を用いて、第一のドープ領域４２Ａは、トランジスタ２９のチャネル領域３３となる領域の下に位置決めされている。またここで留意すべきなのは、第二、第三のドープ領域４２Ｂ、４２Ｃがそれぞれ端つまりエッジ４５、４７を有し、それらエッジはゲート電極３６の側壁３７とほぼ整合している。各ドープ領域４２Ａ、４２Ｂ、４２Ｃは一つの実施例においては約１０〜５０ｎｍ（１００から５００Å）の厚み４６を有している。注入プロセス４０のエネルギーは、第一のドープ領域４２Ａの上面４３Ａがバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面に整合するように選定される。すなわち、第一のドープ領域４２Ａの上面４３Ａはバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面から約０〜５ｎｍ（０〜５０Å）離間している、つまり、第一のドープ領域４２Ａの上面４３Ａは上記界面界面から約５ｎｍ以内に位置にある。好ましい実施例においては、上面４３Ａはバルク基板３０Ａと埋め込み酸化物層３０Ｂとの界面に位置する。
一般に、イオン注入プロセスは非常に高いドーパント投与レベルで行われ、その結果形成されるドープ領域、すなわちドープ領域４２Ａ、４２Ｂ、４２Ｃがドーパント材が比較的に高濃度となっている。つまり１０１６ions/cm3程度である。すなわち、各ドープ領域４２Ａ、４２Ｂ、４２Ｃのドーパント濃度はバルク基板３０Ａにおけるドーピングレベルよりも高い。注入プロセス４０の間にホウ素が注入される一つの実施例においては、４０から７０keVのエネルギーレベルで、約１０１４〜１０１６ions/cm２までの投与量でホウ素が注入される。その結果、約１０１６〜１０１８ions/cm3までのドーパント濃度レベルを有した注入領域４２Ａ、４２Ｂ，４２Ｃが形成される。使用される特定のドーパント種によって４０から４００keVまでの範囲のエネルギーレベルで別のドーパント種が注入されてもよい。イオン注入後、約６００〜１０５０℃までの範囲の温度でアニーリングがなされる。一つの実施例において、このアニーリングは比較的に低温で行われ、注入領域４２Ａ、４２Ｂ、４２Ｃが実質的にイオン注入された位置に必ず残るようにする。もちろん、PMOS型デバイスに対しては、イオン注入プロセス４０はヒ素やリンなどのＮ型ドーパント材を用いて行われる。更に、相補型MOS型技術に対しては、様々なNMOSとPMOSデバイスが必要に応じて適宜マスクされる。一方で注入プロセス４０は適当なドーパント材を用いて、適当なNMOSあるいはPMOSデバイス上に行われる。
その後、図２Ｂに示されるように、追加プロセスが行われ、トランジスタ２９の形成が完成する。さらに具体的には、追加プロセスが行われ、図２Ｂに明らかなように側壁スペーサ５０、ソース／ドレイン領域５２、導電性コンタクト５４などが形成される。従来どおり様々なコンポーネントが当業者には周知のいろいろな標準技術や材料を用いて形成される。したがって図２Ｂに描かれているトランジスタ２９の様々なコンポーネント形成のために用いられる技術や材料は、添付の請求項に明確な説明が無い限りは、本発明を限定するものとは考えないものとする。
本発明の使用を通して、本願の従来技術において述べられた様々な問題点が解決あるいは減少する。さらに具体的には、トランジスタ２９のチャネル領域３３下部に、一部に特定した自己整合の注入領域４２Ａを設けることにより、オフ状態漏えい電流(off-state leakage Ｃurrents)が低減する。同時に、この自己整合プロセスを用いて形成された追加の各ドープ領域４２Ｂ、４２Ｃは、これらの領域が、一般的にバルク基板３０Ａとソース／ドレイン領域５２との間の接合静電容量は増加しない傾向となるようにバルク基板３０Ａにおいて十分深く配置される。
本発明は、概して完全空乏型SOI構造に対するドーピング法とその結果生じるドープ領域を有してなるデバイスに関連するものである。一つの実施形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されたゲート電極を有したトランジスタを有し、このバルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成された第一のドープ領域４２Ａを有し、この第一のドープ領域はバルク基材のドーパント材と同型のドーパント材を有し、この第一のドープ領域におけるドーパント材の濃度レベルはバルク基板の第一の濃度レベルよりも高い。この実施例においては、第一のドープ領域４２Ａはゲート電極と実質的に整合している。
別の例示的形態においては、デバイスはバルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上に形成されたトランジスタを有し、このトランジスタはゲート電極を有してなり、バルク基板は第一の濃度レベルでドーパント材を用いてドープされる。このデバイスは更にバルク基板において形成された第一、第二、第三のドープ領域を有してなり、これらの領域はバルク基板のドーパント材と同型のドーパント材を有してなり、この第一、第二、第三の領域はバルク基板の第一の濃度レベルよりも高い濃度レベルのドーパント材を有しており、第一のドープ領域はゲート電極と実質的に整合しており、第二、第三に領域から垂直に離間している。
一つの実施例における方法では、バルク基板、埋め込み酸化物層、活性層を有するシリコン・オン・インシュレータ基板上にゲート電極を形成し、このバルク基板は第一の濃度レベルでドーパント材を用いてドープされ、および、少なくともゲート電極をマスクとして使用してイオン注入プロセスを行い、バルク基板へドーパント材を注入することを有し、この注入プロセスは、バルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスが結果としてバルク領域において形成される第一のドープ領域を形成する。形成された第一のドープ領域はゲート電極と実質的に自己整合し、第一のドープ領域はバルク基板の第一の濃度レベルよりも高いドーパント濃度レベルを有している。
別の実施例における方法では、バルク基板、埋め込み酸化物層、活性層を有してなるシリコン・オン・インシュレータ基板上にゲート電極を形成し、このバルク基板は、第一の濃度レベルでドーパント材を用いてドープされ、少なくともゲート電極をマスクとして使用しイオン注入プロセスを行い、バルク基板へドーパント材を注入し、この注入プロセスは、バルク基板におけるドーパント材と同型のドーパント材を用いて行われ、この注入プロセスが結果としてバルク領域において形成される第一、第二、第三のドープ領域を形成する。この第一のドープ領域は実質的にゲート電極と自己整合であり、第二、第三のドープ領域と垂直に離間し、第一、第二、第三のドープ領域はバルク基板の第一ドーパント濃度よりも高いドーパント濃度レベルを有している。
上記開示した特定の実施例は例示的なものに過ぎず、本発明は本明細書に書かれている恩恵を有する当業者にとって明らかな方法で、改良ないし他の形態で実施することができる。例えば、前述のプロセスステップは違う順番で実施されてよい。さらにここに明らかにされている構造や設計の詳細は、下記の請求項に解説されている以外には限定するものではない。したがって前述の特定の実施例は変形あるは改良してもよく、それら全ての変更は発明の範囲内で行うものとする。したがって、本発明に求められる保護範囲は、請求項において記載される。
Claims (16)
- バルク基板３０Ａ、埋め込み酸化物層３０Ｂ、及び活性層３０Ｃを有するシリコン・オン・インシュレータ基板上に形成されるとともにゲート電極３６を備えたトランジスタを有し、前記バルク基板３０Ａは、第一の濃度レベルでドーパント材を用いてドープされたものであり、
前記バルク基板３０Ａに形成された第一のドープ領域４２Ａを有し、前記第一のドープ領域４２Ａには、前記バルク基板のドーパント材と同タイプのドーパント材が含まれ、前記第一の領域４２Ａのドーパント材の濃度レベルは、前記第一の濃度レベルよりも高く、前記第一のドープ領域は前記ゲート電極３６と実質的に整合している、デバイス。 - 前記基板３０Ａに形成された第二のドープ領域４２Ｂと第三のドープ領域４２Ｃを更に有し、前記第二のドープ領域４２Ｂと第三のドープ領域４２Ｃが前記バルク基板のドーパント材と同タイプのドーパント材を含み、前記第二のドープ領域４２Ｂと第三のドープ領域４２Ｃのドーパント材の濃度レベルは、前記第一の濃度レベルよりも高く、前記第一のドープ領域４２Ａが前記第２のドープ領域４２Ｂ及び第三のドープ領域４２Ｃから垂直に離間されている、請求項１記載のデバイス。
- 前記第一のドープ領域４２Ａは、前記ゲート電極３６の厚みに略相当する距離で前記第二のドープ領域４２Ｂと前記第三のドープ領域４２Ｃとから垂直に離間している、請求項２記載のデバイス。
- 前記第一、第二、第三のドープ領域４２Ａ，４２Ｂ，４３Ｃは、それぞれ約１０〜５０ｎｍの厚みを有している、請求項２記載のデバイス。
- 前記第一のドープ領域４２Ａは、約１０〜５０nmの厚みを有する、請求項１記載のデバイス。
- 前記第二および第三のドープ領域４２Ｂ、４２Ｃのそれぞれが前記ゲート電極３６に対し実質的に整合した内端を有する、請求項２記載のデバイス。
- 前記第一のドープ領域４２Ａは、前記埋め込み酸化物層３０Ｂと前記バルク基板３０Ａとの界面より約０から５nm下方に位置する上面４３Ａを有する、請求項１記載のデバイス。
- 前記第二および第三のドープ領域４２Ｂ、４２Ｃの各上面は、前記埋め込み酸化物層３０Ｂと前記バルク基板３０Ａとの間の界面から、前記ゲート電極３６の厚みに相当する程度の距離で離間されている、請求項２記載のデバイス。
- ドーパント材を用いて第一の濃度レベルでドープされたバルク基板３０Ａ、埋め込み酸化物層３０Ｂ、及び活性層３０Ｃを有するシリコン・オン・インシュレータ基板上にゲート電極３６を形成し、
少なくとも前記ゲート電極３６をマスクとして使用して前記バルク基板３０にドーパント材を注入するイオン注入プロセスを行い、前記注入プロセスでは、前記バルク基材における前記ドーパント材と同タイプのドーパント材を用いて前記ドーパント材の注入が行なわれ、前記注入プロセスの結果前記バルク基材３０Ａに第一のドープ領域４２Ａが形成され、当該第一のドープ領域４２Ａは、前記ゲート電極３６と実質的に整合するとともにそのドーパント濃度レベルは前記第一の濃度レベルよりも高いものである、方法。 - 前記第一のドープ領域は少なくとも約１０１６ions/cm3のドーパント濃度レベルを有している、請求項９記載の方法。
- 前記イオン注入プロセスでは、更に前記バルク基板３０Ａに第二のドープ領域４２Ｂと第３のドープ領域４２Ｃを形成し、前記第二、第三のドープ領域４２Ｂ、４２Ｃのドーパント濃度レベルは前記第一の濃度レベルよりも高く、かつ、前記第一のドープ領域４２Ａは、前記第二、第三のドープ領域４２Ｂ，４２Ｃから垂直に離間している、請求項９記載の方法。
- 前記イオン注入プロセスでは、更に前記バルク基板３０Ａに第二のドープ領域４２Ｂと第３のドープ領域４２Ｃを形成し、前記第二、第三のドープ領域４２Ｂ、４２Ｃのドーパント濃度レベルは前記第一の濃度レベルよりも高く、かつ、前記第一のドープ領域４２Ａは、前記第二、第三のドープ領域４２Ｂ，４２Ｃから、前記ゲート電極３６の厚みに略相当する距離で前記第二、第三のドープ領域４２Ｂ、４２Ｃから垂直に離間している、請求項９記載の方法。
- 前記イオン注入プロセスでは、更に前記バルク基板３０Ａに第二のドープ領域４２Ｂおよび第３のドープ領域４２Ｃを形成し、前記第二、第三のドープ領域４２Ｂ、４２Ｃのそれぞれの上面は、前記ゲート電極３６の厚みに略相当する距離で前記埋め込み酸化物層３０Ｂと前記バルク基板３０Ａとの界面よりも下方に位置する、請求項９記載の方法。
- 前記イオン注入プロセスでは、更に前記バルク基板３０Ａに第二のドープ領域４２Ｂおよび第三のドープ領域４２Ｃを形成し、前記第一のドープ領域４２Ａの上面４３Ａは、前記埋め込み酸化物層３０Ｂと前記バルク基板３０Ａとの界面より約０〜５nm下方に位置し、前記第一のドープ領域は、前記第二および第三のドープ領域４２Ｂ、４２Ｃから垂直に離間しており、前記第二および第三のドープ領域４２Ｂ、４２Ｃはそれぞれ上面を有しており、前記第二および第三のドープ領域４２Ｂ、４２Ｃのそれぞれの上面は、前記ゲート電極３６の厚みに略相当する距離で前記酸化物層３０Ｂと前記バルク基板３０Ａとの界面よりも下方に位置する、請求項９記載の方法。
- 前記イオン注入プロセスでは、約４０〜４００keVの範囲のエネルギーレベルで前記イオン注入プロセスを行う、請求項９記載の方法。
- 前記イオン注入プロセスは、約le14〜le16 ions/cm2のドーパントで前記イオン注入プロセスを行う、請求項９記載の方法。
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