KR20090033723A - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 트랜지스터는 소오스, 드레인, 상기 소오스와 상기 드레인 사이에 구비된 복수의 채널 및 상기 각 채널 상에 구비된 게이트를 포함하는 것을 특징으로 한다.

Description

트랜지스터 및 그 제조방법{Transistor and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 트랜지스터는 세 개의 단자를 갖는 구조, 즉, 3 터미널(terminal) 구조를 갖는다. 다시 말해, 기존의 트랜지스터는 소오스, 드레인 및 게이트 각각에 연결된 단자를 갖고, 상기 각 단자에 인가되는 전압에 의해 턴-온(turn-on) 또는 턴-오프(turn-off)된다. 이러한 트랜지스터의 문턱 전압(threshold voltage)은 고정되어 있다. 따라서 기존의 트랜지스터는 사용 모드(mode)에 맞게 그 특성을 변화시키기 어렵다.
문턱 전압이 낮게 맞춰진 트랜지스터(이하, 제1 크랜지스터)는 고속 동작에 유리하지만, 오프 누설 전류(off leakage current) 및 소모 전력이 크다. 반면 문턱 전압이 높게 맞춰진 트랜지스터(이하,제2 트랜지스터)는 상기 제1 트랜지스터보다 작은 오프 누설 전류를 갖지만, 고속으로 동작하기 어렵다. 일반적인 컴퓨팅 시스템에서는 작업의 고속 처리가 요구되므로, 고속 동작에 적합하게 설계된 상기 제 1 트랜지스터를 사용한다. 그런데 상기 제1 트랜지스터가 동작하지 않는 대기 상태에 있을 때에도, 상기 제1 트랜지스터의 오프 누설 전류는 크기 때문에, 그를 통해 많은 양의 전류가 누설된다. 만약 상기 제1 트랜지스터가 대기 상태에 있을 때, 그의 특성을 상기 제2 트랜지스터의 특성과 유사하게 변화시킬 수 있다면, 상기 대기 상태에서의 누설 전류를 낮출 수 있을 것이다. 이와 같은 이유 및 여기서 언급하지 않은 그 밖의 다른 이유로, 사용 모드에 따라 특성을 변화시킬 수 있는 트랜지스터의 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 사용 모드(mode)에 맞게 특성을 변화시킬 수 있는 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 일 실시예는 소오스 및 드레인; 상기 소오스와 상기 드레인 사이에 구비된 복수의 채널; 및 상기 각 채널 상에 구비된 게이트;를 포함하는 트랜지스터를 제공한다.
상기 복수의 채널은 서로 다른 전하 이동도를 가질 수 있다.
상기 복수의 채널은 제1 및 제2 채널을 포함하되, 상기 제1 및 제2 채널은 서로 다른 물질로 형성될 수 있다.
상기 복수의 채널은 제1 및 제2 채널을 포함하되, 상기 제1 및 제2 채널은 서로 다른 도핑 농도를 가질 수 있다.
상기 복수의 채널은 절연영역을 사이에 두고 서로 이격될 수 있다.
상기 소오스, 상기 드레인 및 상기 복수의 채널은 반도체층 내에 형성되고, 상기 반도체층 아래에 절연층이 구비될 수 있다.
본 발명의 다른 실시예는 절연영역 및 제1 방향에 따른 상기 절연영역의 양측에 각각 제1 및 제2 채널을 갖는 반도체층을 마련하는 단계; 상기 절연영역과 상 기 제1 및 제2 채널의 상기 제1 방향과 수직한 제2 방향에 따른 양측의 상기 반도체층 내에 각각 소오스 및 드레인을 형성하는 단계; 및 상기 제1 및 제2 채널 상에 각각 제1 및 제2 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법을 제공한다.
상기 제1 및 제2 채널은 서로 다른 전하 이동도를 가질 수 있다.
상기 제1 및 제2 채널은 서로 다른 물질로 이루어진 반도체영역이거나, 서로 다른 도핑 농도를 가질 수 있다.
상기 반도체층은 Si층이고, 상기 제1 및 제2 채널 중 어느 하나는 상기 Si층에 Ge 이온을 도핑한 후, 어닐링하여 형성할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 트랜지스터 및 그 제조방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다.
도 1을 참조하면, 기판(100) 내에 서로 이격된 소오스(10) 및 드레인(20)이 존재한다. 소오스(10)와 드레인(20) 사이에 복수의 채널, 예컨대, 제1 및 제2 채널(C1, C2)이 구비되어 있다. 제1 및 제2 채널(C1, C2)은 절연영역(30)을 사이에 두고 서로 이격되는 것이 바람직하다. 상기 복수의 채널, 즉, 제1 및 제2 채널(C1, C2)은 서로 다른 전하 이동도(charge mobility)를 가질 수 있다. 예컨대, 제1 채 널(C1)은 Si층이고, 제2 채널(C2)은 Si층과 다른 반도체층일 수 있다. 상기 다른 반도체층의 예로는 SiGe층과 SiC층 등을 들 수 있다. 여기서, 제1 채널(C1)의 상기 Si층은 도전성 불순물이 저농도로 도핑된 층일 수 있고, 제2 채널(C2)의 상기 다른 반도체층은 도전성 불순물이 도핑되거나 도핑되지 않은 층일 수 있다. 제1 및 제2 채널(C1, C2)은 모두 Si층일 수도 있다. 이 경우, 제1 및 제2 채널(C1, C2)은 서로 다른 도핑 농도를 갖는 것이 바람직하다.
제1 및 제2 채널(C1, C2) 상에 각각 제1 및 제2 게이트(G1, G2)가 구비되어 있다. 제1 및 제2 게이트(G1, G2)는 각각 차례로 적층된 게이트절연층(40) 및 게이트도전층(50)을 포함할 수 있다.
도 1에는 소오스(10), 드레인(20), 절연영역(30), 제1 채널(C1) 및 제2 채널(C2)이 동일한 면 상에 같은 높이로 형성된 것으로 도시되어 있지만, 그들 각각의 구조는 이에 한정되지 않고 다양하게 변경될 수 있다.
그리고, 도 1에 도시하지는 않았지만, 기판(100) 아래에 절연층이 구비될 수 있고, 상기 절연층 아래에 반도체층이 더 구비될 수 있다.
도 1과 같은 본 발명의 실시예에 따른 트랜지스터의 문턱 전압(threshold voltage)은 제1 및 제2 게이트(G1, G2)에 인가하는 전압에 따라 달라질 수 있다. 즉, 제1 및 제2 게이트(G1, G2)에 인가하는 전압을 조절하면 트랜지스터의 특성을 바꿀 수 있다.
도 2는 도 1의 트랜지스터에 대한 시뮬레이션 결과로서, 제1 및 제2 게이트(G1, G2)에 인가하는 전압(이하, 제1 및 제2 게이트 전압)(Vg1, Vg2)에 따른 드 레인 전류(Id)의 변화를 보여준다. 보다 구체적으로 설명하면, 상기 시뮬레이션에서는 1.0V, 0.5V, 0V, -0.5V 및 -1.0V의 전압을 제1 게이트(G1)에 인가한 상태에서, 제2 게이트 전압(Vg2)을 변화시키면서 드레인 전류(Id)를 측정하였다. 상기 시뮬레이션에서 제1 및 제2 게이트(G1, G2)의 X축 방향(도 1 참조)에 따른 길이는 100㎚이었고, 게이트절연층(40) 및 게이트도전층(50)의 두께는 각각 2.2㎚ 및 120㎚이었다. 이때, 게이트절연층(40)은 실리콘 산화물층이고, 게이트도전층(50)은 폴리실리콘층이었다.
도 2를 참조하면, 제1 게이트 전압(Vg1)이 1.0V에서 -1.0V로 감소함에 따라, 제2 게이트 전압-드레인 전류(Vg2-Id) 특성이 변화된다. 보다 자세히 설명하면, 제1 게이트 전압(Vg1)이 1.0V에서 -1.0V로 감소함에 따라, Vg2-Id 그래프의 최고점과 최저점의 차이는 커진다. 특히, 0.25V 정도의 제2 게이트 전압(Vg2)을 기준으로 좌측에 있는 그래프의 감소 폭이 크다. 또한 제1 게이트 전압(Vg1)이 1.0V에서 -1.0V로 감소함에 따라, Vg2-Id 그래프는 우측 하방, 즉, 도 2의 a 방향으로 이동하는 경향이 있다. 이것은 제1 게이트 전압(Vg1)이 감소함에 따라, 트랜지스터의 문턱 전압은 높아지고 오프 누설 전류는 감소함을 의미한다.
상기한 바와 같이, 본 발명의 실시예에 따르면, 제1 및 제2 게이트 전압(Vg1, Vg2) 중 적어도 어느 하나를 조절함으로써, 사용 모드(mode)에 맞게 트랜지스터의 특성을 변화시킬 수 있다. 이렇게 목적에 맞게 특성을 변화시킬 수 있는 트랜지스터는 매우 유용할 수 있다. 예컨대, 하나의 프로세서(processor) 내에 복수의 코어를 구비한 멀티-코어 프로세서(multi-core processor)에서 트랜지스터의 문턱 전압을 낮추면 고속 모드에서 사용하기 적합하고, 트랜지스터의 문턱 전압을 높이면 저속 모드 또는 대기 모드에서 사용하기 적합하다. 저속 모드 또는 대기 모드 상태에 있는 트랜지스터들이 높은 문턱 전압을 가지면, 그들을 통한 전류의 누설이 감소되므로 소모 전력이 감소하고 발열 또한 적어진다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다.
도 3a를 참조하면, 차례로 적층된 제1 반도체층(1), 절연층(3) 및 제2 반도체층(5)을 포함하는 기판을 마련한다. 상기 기판은 SOI(silicon on insulator) 기판일 수 있고, 제2 반도체층(5)은 제1 도전형 불순물이 저농도로 도핑된 층일 수 있다.
제2 반도체층(5)의 일부를 식각하여 절연층(3)을 노출시키는 홈(groove)를 형성하고, 상기 홈 내에 절연물질을 채워줌으로써, 도 3b와 같은 절연영역(30)을 형성한다. 절연영역(30)의 형성방법은 달라질 수 있다. 예컨대, 제2 반도체층(5)의 상기 일부에 산소 이온을 주입한 후, 상기 산소 이온이 주입된 부분을 산화시킴으로써, 절연영역(30)과 등가한 영역을 형성할 수 있다. 한편, 도 3b에 도시되지는 않았지만, 절연영역(30)을 형성할 때, 그와 함께 소자분리막을 형성할 수 있다.
도 3c를 참조하면, Y축 방향으로 절연영역(30) 일측에 존재하는 제2 반도체층(5)의 제1 영역(A1)에 제1 도전형 불순물(또는, 제2 도전형 불순물)을 도핑한다. 제1 영역(A1)의 X축 방향에 따른 폭은 절연영역(30)과 같을 수 있다. 그 결과, 도 3d에 도시된 바와 같은 제1 도핑영역(d1)이 형성된다. 제1 도핑영역(d1)의 도핑 농 도는 그를 제외한 제2 반도체층(5)의 도핑 농도와 다르다. 제1 도핑영역(d1)은 도 1의 제2 채널(C2)과 등가할 수 있다.
한편, Y축 방향으로 절연영역(30) 타측에 존재하는 제2 반도체층(5)의 일부, 즉, 절연영역(30)을 사이에 두고 제1 도핑영역(d1)과 마주하는 제2 반도체층(5)의 일부는 도 1의 제1 채널(C1)과 등가할 수 있다. 그러므로, 이 단계에서 절연영역(30)의 Y축 방향에 따른 양측에 각각 제1 및 제2 채널(C1, C2)이 형성된 것이라고 할 수 있다.
다음, X축 방향에 따른 절연영역(30) 양측의 제2 반도체층(5)에 제2 도전성 불순물을 고농도로 도핑하여, 도 3e에 도시된 바와 같이 소오스(10) 및 드레인(20)을 형성한다. 소오스(10) 및 드레인(20)은 절연영역(30)보다 긴 길이를 갖고, 절연영역(30)의 Y축 방향에 따른 양측 방향으로 확장되어 있다. 소오스(10) 및 드레인(20) 사이의 제2 반도체층(5)(도 3d 참조)은 제1 채널(C1)이라 하고, 제1 도핑영역(d1)(도 3d 참조)은 제2 채널(C2)이라 한다.
도 3f를 참조하면, 제1 및 제2 채널(C1, C2) 상에 각각 제1 및 제2 게이트(G1, G2)를 형성한다.
전술한 본 발명의 실시예에 따른 트랜지스터의 제조방법은 다양하게 변경될 수 있다. 예컨대, 도 3c 단계에서, 제1 영역(A1)에 상기 제1 도전형 불순물을 주입하는 대신에 Ge 이온을 주입할 수 있다. 이 경우, 상기 Ge 이온이 주입된 제1 영역(A1)을 어닐링하여 Ge를 편석(segregation)시켜, 제1 영역(A1)을 SiGe층으로 변화시킬 수 있다. 상기 SiGe층에 도전형 불순물을 도핑하거나 도핑하지 않을 수 있 고, 그 이후의 단계(소오스, 드레인 및 게이트 형성 단계)는 전술한 방법과 동일할 수 있다. 이 경우, 상기 SiGe층이 제2 채널(C2)이 된다. 또한, 절연영역(30)의 형성 시점은 달라질 수 있고, 도 3a의 제2 반도체층(5)이 도핑된 반도체층이 아닌 경우, 제1 채널(C1)은 별도의 도핑 공정을 통해 형성될 수도 있다. 그리고 전술한 본 발명의 실시예에 따른 트랜지스터의 제조방법에서는 소오스(10) 및 드레인(20)을 형성한 후, 제1 및 제2 게이트(G1, G2)를 형성하였지만, 본 발명의 다른 실시예에서는 제1 및 제2 게이트(G1, G2)를 형성한 후, 소오스(10) 및 드레인(20)을 나중에 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 트랜지스터의 구조는 다양하게 변형될 수 있고, 제1 및 제2 채널(C1, C2) 중 적어도 하나는 전술한 방법 이외의 다른 방법, 일례로 에피택셜 성장(epitaxial growth) 방법으로 형성된 반도체층일 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 사시도이다.
도 2는 도 1의 트랜지스터의 제1 및 제2 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 제1 반도체층 3 : 절연층
5 : 제2 반도체층 10 : 소오스
20 : 드레인 30 : 절연영역
40 : 게이트절연층 50 : 게이트도전층
100 : 기판 A1 : 제1 영역
C1, C2 : 제1 및 제2 채널 d1 : 제1 도핑영역
G1, G2 : 제1 및 제2 게이트

Claims (11)

  1. 소오스 및 드레인;
    상기 소오스와 상기 드레인 사이에 구비된 복수의 채널; 및
    상기 각 채널 상에 구비된 게이트;를 포함하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 복수의 채널은 서로 다른 전하 이동도를 갖는 것을 특징으로 하는 트랜지스터.
  3. 제 2 항에 있어서, 상기 복수의 채널은 제1 및 제2 채널을 포함하되, 상기 제1 및 제2 채널은 서로 다른 물질로 형성된 것을 특징으로 하는 트랜지스터.
  4. 제 2 항에 있어서, 상기 복수의 채널은 제1 및 제2 채널을 포함하되, 상기 제1 및 제2 채널은 서로 다른 도핑 농도를 갖는 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서, 상기 복수의 채널은 절연영역을 사이에 두고 서로 이격된 것을 특징으로 하는 트랜지스터.
  6. 제 1 항에 있어서, 상기 소오스, 상기 드레인 및 상기 복수의 채널은 반도체층 내에 형성되고, 상기 반도체층 아래에 절연층이 구비된 것을 특징으로 하는 트 랜지스터.
  7. 절연영역 및 제1 방향에 따른 상기 절연영역의 양측에 각각 제1 및 제2 채널을 갖는 반도체층을 마련하는 단계;
    상기 절연영역과 상기 제1 및 제2 채널의 상기 제1 방향과 수직한 제2 방향에 따른 양측의 상기 반도체층 내에 각각 소오스 및 드레인을 형성하는 단계; 및
    상기 제1 및 제2 채널 상에 각각 제1 및 제2 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  8. 제 7 항에 있어서, 상기 제1 및 제2 채널은 서로 다른 전하 이동도를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 제1 및 제2 채널은 서로 다른 물질로 형성된 반도체영역인 것을 특징으로 하는 트랜지스터의 제조방법.
  10. 제 8 항에 있어서, 상기 제1 및 제2 채널은 서로 다른 도핑 농도를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
  11. 제 9 항에 있어서, 상기 반도체층은 Si층이고, 상기 제1 및 제2 채널 중 어느 하나는 상기 Si층에 Ge 이온을 도핑한 후, 어닐링하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
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