CN100446271C - 场效应晶体管 - Google Patents

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Abstract

一种场效应晶体管，包括：第一半导体区；绝缘地设置于第一半导体区域之上的栅极电极；其间夹有第一半导体区域的源极和漏极电极；第二半导体区，每个都具有比第一半导体区域的杂质浓度更高的杂质浓度，一个第二半导体区被形成于该第一半导体区与该源极电极之间，而另一个第二半导体区被形成于该第一半导体区与该漏极电极之间，在源极电极和漏极电极相对于沟道方向而相互分离的方向上，源极电极向栅极电极偏移，所述一个第二半导体区域的厚度不大于在该源极电极与所述一个第二半导体区处于热平衡的情况下所述一个第二半导体区域在沟道方向上被完全耗尽时的厚度。

Description

场效应晶体管
相关申请的交叉参考
本申请是基于2004年3月26日提交的在先日本专利申请2004-092537并要求其优先权；这里通过参照来并入其完整内容。
技术领域
本发明涉及一种构成半导体集成电路的MIS(金属绝缘体半导体)型场效应晶体管，特别涉及一种改善源极和漏极的MIS型场效应晶体管。
背景技术
场效应晶体管的高性能已经通过基于定标规则(scaling rule)的超小型化来实现。然而，在其栅极长度不大于15nm的场效应晶体管中，需要其厚度小至10nm、其电阻低至700Ω的源极和漏极。难以通过杂质扩散层来满足该要求。
近年来提出了MOSFET，其中替代了常规PN结的肖特基(金属至半导体)结被用于源极和漏极。在该肖特基源/漏极结构的MOSFET中，金属被用于源极和漏极区，从而可形成极浅的结。此外，该肖特基结构具有各种优点(比如低特定电阻造成的极低的寄生电阻)，期待制造出下一代的场效应晶体管。
然而，在这种肖特基源/漏极结构的MOSFET中，存在的问题是由于接触电阻而无法提供大的驱动电流，该接触电阻是由金属源/漏极和沟道半导体之间的交界处所形成的肖特基势垒(barrier)造成的。提出一种肖特基源漏极结构(例如日本专利公开说明书2002-94058)，其中源极、漏极电极相对于栅极电极有所偏移。存在的问题是，由于该器件中的肖特基势垒所造成的接触电阻，也无法提供大的驱动电流。
如上所述，具有肖特基源/漏极结构的场效应晶体管对于实现浅源/漏极结和降低寄生电阻是有效的。然而，这种晶体管具有这样的问题，即由于肖特基势垒造成的接触电阻增大，而无法提供大的驱动电流。
发明内容
本发明的一个方面提供了一种场效应晶体管，包括：第一半导体区，其形成沟道区；栅极电极，其绝缘地设置于该第一半导体区之上；源极电极和漏极电极，其间夹有该第一半导体区；第二半导体区，每个第二半导体区具有比该第一半导体区的杂质浓度更高的杂质浓度，一个第二半导体区被形成于第一半导体区与源极电极之间，而另一个第二半导体区被形成于第一半导体区与漏极电极之间，其中，在该源极电极和该漏极电极相对于沟道方向而相互分离的方向上，该源极电极向该栅极电极偏移，并且所述一个第二半导体区的厚度不大于在源极电极与所述一个第二半导体区处于热平衡的情况下该一个第二半导体区在该沟道方向上被完全耗尽(completely depleted)时的厚度。
附图说明
图1示出了关于第一实施例的MIS型场效应晶体管的剖面图；
图2是示出由于源极、漏极电极的偏移而造成的驱动电流变化的图例；
图3是用以说明第二实施例的图例，其示出了依照偏移距离在沟道长度方向上的场强分布与其最大值之间的关系；
图4是用以说明第二实施例的图例，其示出了MIS FET的势垒高度相关性；
图5A至5D示出了在制造关于第三实施例的场效应晶体管的处理步骤中半导体结构的剖面图；
图6示出了关于第四实施例的MIS型场效应晶体管的剖面图；
图7是示出由于源极、漏极电极的偏移而造成的驱动电流变化的图例；
图8示出了依照偏移距离在沟道长度方向上的场强分布与其最大值之间的关系；
图9是说明其杂质浓度具有一分布的第二半导体区的宽度的限定的图例；
图10示出了关于第五实施例的MIS型场效应晶体管的剖面图；
图11示出了关于第六实施例的MIS型场效应晶体管的透视图；以及
图12A和12B示出了关于第六实施例的MIS型场效应晶体管的剖面图。
具体实施方式
参照附图，将描述本发明的实施例。
(第一实施例)
图1示出了关于本发明第一实施例的场效应晶体管的剖面图。该晶体管是具有附加扩散层的肖特基源/漏极结构的p沟道MOSFET，栅极长度假定为20nm。
器件隔离绝缘膜12由氧化硅膜等形成，掩埋于n型Si衬底(第一半导体区)11中。在器件隔离绝缘膜12围绕的器件形成区中，栅极电极14被形成于沟道区11a上，栅极绝缘膜13被插入于沟道区11a和栅极电极14之间。构成肖特基源极和漏极的源极电极15和漏极电极17被形成于器件形成区中，沟道区11a被排列于源极、漏极电极15和17之间。栅极电极14和源极、漏极电极15、17由硅化铂形成。
由p+层形成的源极侧附加扩散层(第二半导体区)16被形成于源极电极15和沟道区11a之间。漏极侧附加扩散层(第二半导体区)18被形成于源极电极17和沟道区11a之间。附加扩散层16也被形成于源极电极15之下。附加扩散层18也被形成于漏极电极17之下。
栅极侧壁绝缘膜21被形成于栅极电极14侧面。层间电介质23被形成为覆盖衬底表面。用于连接源极电极15和漏极电极17的接触孔被形成于层间电介质23中。电接线22被掩埋于接触孔中。
在本实施例中，源极侧附加扩散层16必须是全耗尽的，其中源极电极15与附加扩散层16处于热平衡。具体而言，相对于硅化铂的硅的势垒高度Φb是0.2eV，附加扩散层16的峰值浓度是1×20cm-3，沟道方向上的长度Wd是4nm。在附加扩散层16与源极电极15热平衡的这种条件下，它被肖特基势垒完全耗尽。
源极电极15与栅极电极14边缘没有交迭，但是有偏移。本实施例的一个特征在于，偏移的长度LMG被设定为不大于3nm。如随后结合图2所述，源极电极15和硅衬底之间的接触电阻被栅极所造成的电场减少，驱动电流与没有附加扩散层的器件相比大为增加。在图1的实施例中，硅化铂e被用于栅极电极14。然而金属或多晶硅或其分层膜可被用于栅极电极。
上述条件对于漏极侧上的漏极电极17和附加扩散层18并非必需的。然而常规地，由于源极和漏极被同时形成为相同形状，所以漏极电极17和附加扩散层18可确定为类似于源极侧上的源极电极15和附加扩散层。
随后结合图2描述图1的MOSFET的不大于3nm的栅极偏移对于电特性造成的效果。图2(a)示意性示出图1的MOSFET结构的剖面。附加扩散层的纵向长度Wd变得比LMG更长，但是这些长度的关系通常可以反过来。图2(b)、(c)和(d)示出了将0V偏压作用于源极电极15时的状态。图2(b)、(c)和(d)示出了当各种栅极偏压作用于栅极时沟道表面上邻近于源极末端的部分上的势能分布。大于0的偏压被作用于漏极电极17。
图2(b)示出了这样的情形，其中通过调节栅极偏压，源极电极15的工作函数与源极侧附加扩散层16的费米级(fermi level)相符。然后，源极电极15与源极侧附加扩散层16热平衡。具体而言，例如如果源极电极15的工作函数与栅极电极14的工作函数相同，则类似于源极偏压，0V也可作用于栅极电极。在另一情况下，栅极偏压可按照栅极电极14和源极电极15的工作函数之差以及栅极绝缘体13的厚度来调节。图2(b)示出了按照本实施例的电势分布的参考。在本实施例中，栅极偏压在这时是0V。
本实施例的源极侧附加扩散层16在如图2(b)所示热平衡状态下被肖特基势垒Φb完全耗尽。由于附加扩散层16的活性杂质的电荷所产生的电场，肖特基势垒变薄，由此接触电阻与没有附加扩散层16的器件相比下降。这一点与常规MOSFET的硅化物及其源极扩散层之间的接触电阻是基本相同的。然而，与常规MOSFET不同，在本实施例中，附加扩散层16被肖特基势垒Φb完全耗尽。因此，与常规器件不同，即使源极电极15被排列于栅极附近，仍然抑制了短沟道效应。
图2(c)示出了在本实施例中当正的栅极偏压作用于栅极时的电势分布。在本实施例中，由于源极电极15被设置于栅极边缘附近，所以栅极末端附近的肖特基势垒的底部上的势能下降。然而，当栅极偏压较小时，栅极的电场不影响肖特基势垒的宽度，接触电阻在该偏压条件下几乎不减小。
图2(d)示出了当进一步施加栅极偏压时的势能分布。图2(d)中的虚线示出了当栅极偏压作用于栅极直至与最大栅极偏压相对应的电源电压Vdd时的势能分布。当肖特基势垒的电场由于图2(d)中所示栅极场而增大时，肖特基势垒变薄，接触电阻因此下降。
当LMG在栅极偏压作用于栅极直至Vdd的情况下与图2(c)所示数值一样大时，无法通过栅极偏压来降低接触电阻。
LMG的公差可通过平衡状态下肖特基势垒中的最大电场、肖特基势垒的高度和Vdd来估算。Vdd优选地高于势能差，该势能差随着LMG距离之内的最大电场而变化。
下式(1)是基于这样的研究而导出的。
VGDSch＝EDSch×LMG-Φb＜Vdd...(1)
EDSch是平衡状态下源极电极15和源极侧附加扩散层16之间交界处的电场，Φb是源极电极15相对于源极侧附加扩散层16的势垒高度，Vdd是电源电压。
LMG是按照Φb和杂质区浓度通过从方程式(1)推出的下式(2)来定义的。
0＜LMG＜(Vdd+Φb)/EDSch...(2)
电场EDSch是通过下式(3)和(4)来定义的。
EDSch＝{2qN(Vbi-kT/q)/εs}1/2...(3)
Vbi＝Φb-{Eg/2-kT×In(N/ni)}...(4)
其中q：电荷；Eg：沟道区11a的能带隙；εs：沟道区11a的电导率；ni：沟道区11a的本征载流子密度；T：绝对温度；k：玻尔兹曼系数。
因此，源极电极15和栅极电极14之间的距离(偏移量)优选地设定于由方程式(2)所确定的LMG的范围中。在本实施例中，说明了体平面结构(bulk planar structur)。然而，对于完全耗尽型SOIMOSFET，能够说明基本相同的效果。
在本发明中，有必要使栅极所产生的电场减小MOSFET中肖特基势垒的宽度，其中在金属源极的沟道侧具有活性杂质电荷的分布，由此降低接触电阻。因此，源极电极15、附加扩散层16和栅极电极14之间的关系不限于图1的结构。例如，处理所导致的多个台阶(step)可存在于栅极电极14附近的硅表面上。
另外，栅极电极14和源极电极15不得位于相同平面上，可排列为相对于彼此有一角度。本发明例如可应用于这样的器件，其中电流沿着垂直于衬底的平面流动，即所谓的FIN-FET。如果栅极电极14的电场在电流路径上到达硅和源极电极16之间的交界处，则充分提供了本发明的效果。
在该方式下，本实施例具有如下优点：栅极电极14和源极电极15之间的偏移长度被假定为不大于3nm；实现了这样的结构，其中肖特基接触电阻被栅极电极14的电场降低；与常规肖特基源极漏极结构MOSFET相似，本器件比扩散源极和漏极具有更低的源极-漏极电阻。
本实施例是针对p沟道MOSFET来描述的，但是通过将杂质和电压的极性反向，可应用于n沟道MOSFET，以实现高性能的CMOS。在该方式下，本实施例的MISFET结构实现了高性能、低功耗的集成电路。
在本实施例中，源极和漏极电压之间的偏移和附加扩散层的厚度在源极侧上被特别指定。然而，同样适用于漏极侧。
准确地说，漏极侧无需总是具有与源极侧相同的结构，但是考虑到同时形成源极和漏极，漏极和源极侧最好相同。
(第二实施例)
作为本发明的第二实施例，将说明用于设定图1所示MOSFET中栅极电极14和源极电极15之间距离LMG的公差(tolerance)的方法。
图3示出了按照肖特基势垒高度来获得栅极电极14和源极电极15之间距离LMG的公差的曲线图。水平轴表示附加扩散层16的杂质浓度，垂直轴表示距离LMG。
从图3中可知，本实施例的MOSFET可使用比第一实施例更高的附加扩散层浓度。然后，由于肖特基势垒的最大电场增大，所以需要使源极电极15接近栅极电极14，以利用栅极的电场来控制肖特基势垒宽度。
在图3的曲线图中，在方程式(1)变形为方程式(2)的情况下，Vdd＝0.85V，势垒高度＝0.1eV，导出LMG公差的附加扩散层浓度相关性。栅极的工作函数和源极电极的工作函数之差在推导方程式(2)时和在图3中被忽略。此外，在没有基于栅极偏压的电势分布的详情时，利用肖特基势垒的最大电场来计算LMG的公差。
在本实施例中，与肖特基势垒高度和附加扩散层浓度相对应，LMG公差变化多于一位。
利用器件模拟，进行了对于这样一种器件的模拟，在该器件中本发明的附加扩散层被应用于金属源极和漏极。表示此时高驱动电流的LMG值在图3中以黑点标记示出。在该器件模拟中，在考虑到通过隧道流过肖特基势垒的电流的值的情况下，计算出所施加的栅极偏压和漏极偏压上的MOSFET操作。具体反映了本实施例的MOSFET结构所获得的特征。如图3的黑点标记所示，提供了与通过方程式(2)所获得的实线相类似的、依赖于附加扩散层浓度的结果。考虑到该模拟结果，为了在势垒高度约为0.1eV时获得高驱动电流，对于本实施例的MOSFET，将各种参数优选地假定如下：
(1)当附加扩散层的浓度不小于5×1019cm-3时，LMG被优选假定为不大于12nm。
(2)当附加扩散层的浓度不小于1.5×1020cm-3时，LMG被优选假定为不大于8nm。
(3)当附加扩散层的浓度不小于1×1022cm-3时，LMG被优选假定为不大于1nm。
基于通过模拟而获得的模拟结果(与利用器件模拟的图3中的黑点标记所示相似)，图4示出了势垒高度对于所需LMG值的相关性。
在图4所示的模拟中，附加扩散层的活性浓度峰值被确定为5×1019cm-3和5×1020cm-3之间的值。
(4)当势垒高度不大于0.3eV时，LMG被优选假定为不大于16nm。
(5)当势垒高度不大于0.2eV时，LMG被优选假定为不大于12nm。
(6)当势垒高度不大于0.1eV时，LMG被优选假定为不大于8nm。
利用实验性制造和分析(比如器件模拟)，通过依赖于接触电阻的驱动电流与依照设计的短沟道效应之间的平衡，来确定该范围内最优距离LMG的值。尽管接触电阻随着LMG下降而下降，但是短沟道效应会恶化。当Vdd小于0.85V时，LMG的适当值在上述范围之内。当Vdd高于0.85V时，LMG有时会大于该范围。LMG可通过参照上述范围依据设计条件来确定。
方程式(2)的不等式假设距离LMG基本上是正值。LMG为正的意思是：相对于形成栅极边缘的栅极电极结构的边缘原子，沟道部分上衬底表面附近的源极金属结构的边缘的原子有偏移。这样的情况可通过利用横截面TEM照片等等来观察源极金属边缘的邻域而得到保证。
当通常引入高浓度杂质时，电活化所造成的电荷分布被限制为不高于按照该引入工艺的杂质的固溶极限。当引入的杂质浓度未被完全活化时，利用活性杂质浓度而不是化学浓度。本发明中杂质浓度的意思是产生电荷分布的活性杂质浓度。半导体层中引入的杂质可不被完全电活化。
在本实施例中，附加扩散层的特征通过被称为浓度的指数来表达。然而，在本实施例中，当杂质原子所造成的电荷根据肖特基势垒高度基本上被包含于与源极电极邻近的硅区中时，有必要随着电荷数量的增加而减小LMG。因此，在本实施例中并不总是需要导出杂质浓度的数值。有必要利用LMG，使得由于杂质电荷而变薄的肖特基势垒被工作中的栅极所产生的电场进一步变薄。
本实施例是针对p沟道MOSFET的情况来描述的。然而，肖特基势垒高度、附加扩散层浓度和肖特基势垒所造成的电场之间的关系与n沟道MOSFET的情况相同。因此，通过考虑对应于极性的符号，本实施例可应用于n沟道MOSFET。
(第三实施例)
将参照图5A至5D针对图1的MOSFET的制造方法描述本发明的第三实施例。
如图5(a)所示，通过公知方法，将器件隔离绝缘膜12掩埋于n型Si衬底11的器件隔离区中。在形成约5nm的牺牲氧化膜之后，通过离子注入，在衬底中引入用于控制阈电压的沟道杂质(未示出)。
在牺牲氧化膜脱落之后，有效氧化膜厚度约为1nm的栅极绝缘体13被形成于衬底11上。通过光刻方法来形成栅极电极14。随后，用于形成偏移隔离物的TEOS膜被沉积于栅极电极和衬底上；通过利用各向异性蚀刻的侧壁剩余方法，在栅极电极14周围形成偏移隔离物25。
例如通过1.5keV的BF2来进行离子注入，以形成源极和漏极附加扩散层16和18(如图5(b)所示)。这时，选择偏移隔离物25的厚度、离子注入的条件和随后活化退火的条件，使得附加扩散层被肖特基势垒完全耗尽，该势垒是由作为随后形成的源极、漏极电极15和17的金属所造成的。为了进一步控制阈电压和抑制短沟道效应，利用栅极电极14和偏移隔离物25作为掩模来进行角离子注入，所谓的卤化杂质可以被引入沟道区中。
随后，例如通过闪光灯退火来进行活化退火，用于形成源极和漏极附加扩散层的杂质被活化，以形成附加扩散层区16和18，同时控制横向扩散，如图5(c)所示。与随后将形成的源极电极15相邻的附加扩散层区16的杂质浓度被最终控制为1×1020cm-3。
在去除偏移隔离物25之后，通过侧壁剩余方法在栅极电极14周围形成栅极侧壁绝缘膜21(如图5(d)所示)。侧壁绝缘膜21的厚度被设定于4nm。在通过利用侧壁绝缘膜21作为掩模的溅射方法沉积Ni膜之后，进行退火以形成硅化镍的源极和漏极金属区(源极电极15和漏极电极17)。这时，工作中的栅极电场使源极边缘上的肖特基势垒变薄，减小了接触电阻。
随后，层间电介质23被沉积于整个表面上，通过化学和机械磨光方法(CMP方法)来平坦化该表面(未示出)；通过光刻方法，形成用于在其中形成电接线22的接触孔。此外，沉积用于电接线22的导电膜，通过CMP方法来平坦化该表面。这样，制造出如图1所示单个器件的MOSFET。在该工艺之后，形成连接于电接线22的电路(未示出)以连同其他器件一起制造出集成电路。
在本实施例中，使得曾经被形成以确定附加扩散层16位置的偏移隔离物25脱落，以便调整附加扩散层16的横向长度和源极电极15的位置；形成用于确定源极电极15位置的第二隔离物(侧壁绝缘膜21)。然而，偏移隔离物25可不被脱落，而是通过例如湿蚀刻而变薄，以将其用作第二隔离物。此外，当源极电极15的位置与栅极进一步隔离时，例如附加扩散层浓度较低或者肖特基势垒高度更高时，并非通过使偏移隔离物25脱落以将其保持，而是通过随着调整第二隔离物的厚度而在其上沉积第二隔离物，来确定源极电极15的位置。
在任一情况下，源极电极15的位置、附加扩散层16的分布和栅极位置之间的关系是通过偏移隔离物和第二隔离物的厚度组合来控制，使得对应于附加扩散层的杂质分布和源极电极15的势垒高度，由栅极电场在工作时控制源极边缘上肖特基势垒的厚度。
这样，通过利用由栅极偏压控制接触电阻的肖特基源极/漏极结构的MOSFET，能够实现高性能的集成电路。
(第四实施例)
图6示出了关于本发明第四实施例的场效应晶体管的剖面图。该实施例提供了在SOI结构上具有肖特基源极和漏极的n沟道MOSFET。
由氧化硅膜制成的掩埋绝缘膜42等被形成于Si衬底41中。在该掩埋绝缘膜42上形成第一半导体区43、第二半导体区44(44a、44b)和金属源极、漏极电极45(45a、45b)。栅极电极47被形成于第一半导体区43上，其中栅极绝缘体46被插入于第一半导体区43和栅极电极47之间。
例如，第一半导体区43是低浓度的p型层，并且形成了沟道区。第二半导体区44是例如搀杂有高浓度As的n+型层，从沟道长度方向夹有第一半导体区43，并被极为薄地形成，以便基本为全耗尽的。源极、漏极电极45由金属或硅化物制成，在沟道长度方向上夹有第一和第二半导体区43和44，相对第二半导体区44形成肖特基势垒。
在本实施例中，源极、漏极电极45有必要相对于栅极电极47有偏移。当第二半导体区的杂质浓度均匀时，第二半导体区44的宽度与第二半导体区44和源极、漏极电极45所形成的耗尽层的宽度基本相等，或者不大于该耗尽层的宽度。对于其中在从第二半导体区44到第一半导体区43的沟道长度方向上的电场单调增加或减少的范围，在该范围内离栅极电极最远的位置处排列源极、漏极电极45。
图7示出了偏移距离和驱动电流之间关系的模拟结果，其中当杂质浓度1×1020cm-3和宽度为1nm的第二半导体区44和漏极电极45所形成的肖特基势垒是0.1eV时，通过调节栅极的工作函数将截止漏电流(off leakage current)设定为100nA/μm。驱动电流在偏移位于1-5nm范围内时增大，在偏移是9nm时下降，并且驱动电流变小。这与第二实施例中所述关于LMG公差的结果是匹配的。
换而言之，在图3中，当肖特基势垒是0.1eV、附加扩散层16具有浓度1×1020cm-3时，所需距离LMG是8nm；驱动电流在本实施例的偏移是数据1-5nm时增大，在偏移是9nm时减小。这与图3的描述相符。
这时，耗尽层的宽度W通过利用第二半导体区44的浓度N、半导体介电常数εs、能带隙Eg和基本电荷q由下式(5)来表达，约为1nm。
W＝(εs Eg/qN)1/2...(5)
源极电极45a和第二半导体区44a之间交界处、沟道方向上场强的模拟结果在图8中被示出。
从图7中可发现，驱动电流被偏移增大，并且具有峰值。在使得该驱动电流变为最大的偏移距离处，源极电极45a边缘处的场强如图8所示变为最大，沟道长度方向的电场强度处于在单调减少的范围内最远离栅极电极47的位置。因此，可发现在偏移被设定为2.5nm的肖特基MOSFET中获得最大驱动电流。
[[当杂质浓度具有一分布(profile)时，从源极、漏极电极45和第二半导体区44之间的交界到第二半导体区杂质浓度等于第一半导体区43杂质浓度的点的距离，被定义为第二半导体区44。第二半导体区45的宽度被设定为这样的宽度，在该宽度下沟道长度方向上该第二半导体区的剂量数量等于某一状态下的剂量，该状态为：源极、漏极电极45和第二半导体区44之间交界处的杂质浓度均匀，其分布是平坦的，并且区44被完全耗尽。]]
在按照本实施例的这种方式下，在n沟道MOSFET(其在SOI结构上具有肖特基源极和漏极)中，由第二半导体区44形成的n+型半导体层被形成于p型沟道区(由第一半导体区43形成)和源极、漏极电极45之间。源极、漏极电极45在沟道方向上相对于栅极电极47有偏移，n+型半导体层的厚度被设定为不大于这样的厚度，在该厚度下，当源极、漏极电极45和n+型半导体层被平衡时，n+型半导体层在沟道长度上被完全耗尽。因此，甚至通过利用肖特基源/漏极结构也可降低接触电阻。换而言之，甚至通过利用这样的肖特基源/漏极结构也可降低接触电阻，该结构用于实现浅源/漏极结和降低寄生电阻的目的，由此可实现驱动力的改善。
(第五实施例)
图10示出了关于本发明第五实施例的场效应晶体管的剖视图。本实施例是并非在SOI上，而是在Si衬底上制造肖特基源/漏极结构的MOSFET的实施例。这与图6的结构基本相同，但是第二半导体区并不形成于源极、漏极电极之下，而是仅形成于源极、漏极电极的侧面。
在形成第一半导体区的硅衬底53的面上，形成有第二半导体区54(54a、54b)和金属源极、漏极电极55(55a、55b)。栅极电极57被设置于半导体区53之上，其中栅极绝缘体56被插入于栅极电极57和半导体区53之间。
第一半导体区53例如是低浓度的p型层，并且形成沟道区53a。第二半导体区54是例如搀杂有高浓度As的n+型层，在沟道长度方向上夹有沟道区53a，并被极薄地形成以被基本完全地耗尽。源极和漏极电极55a、55b由金属或硅化物制成，在沟道长度方向上夹有第二半导体区54a、54b，相对于半导体区54a、54b形成肖特基势垒。
在本实施例中，有必要使源极和漏极电极55a、55b相对于栅极电极57偏移(类似于第四实施例)。第二半导体区54a、54b中每一个的宽度和源极/漏极电极54a、55b的位置与第四实施例基本相同。
本实施例的结构甚至通过利用肖特基源/漏极结构也能够降低接触电阻，并且提供与第四实施例相似的效果。
(第六实施例)
图11示出了关于本发明第六实施例的场效应晶体管的透视图。图12A和12B示出了沿着图11的12A-12A和12B-12B线的场效应晶体管剖视图。
本实施例应用于Fin型结构。由氧化硅膜制成的掩埋绝缘膜62被形成于Si衬底61上。在该垫层绝缘膜62上，形成第一和第二半导体区63和64a、64b，以及金属源极、漏极电极65a、65b。栅极绝缘体66a、66b和绝缘膜67被形成为围绕第一半导体区63。另外，栅极电极68被形成为围绕它们。
第一半导体区63例如是p型层，并且形成沟道区。第二半导体区64a、64b是搀杂有例如高浓度As的n+层，在沟道长度方向上夹有第一半导体区63，被极薄地形成以被基本完全耗尽。源极、漏极电极65由金属或硅化物制成，在沟道长度方向上夹有第一和第二半导体区63a和64a、64b，相对于半导体区64a、64b形成肖特基势垒。
在本实施例中，源极、漏极电极65a、65b在沟道长度方向上相对于栅极电极68有偏移，第二半导体区64a、64b被充分薄地形成，使得它们在沟道长度方向上被完全耗尽，其中半导体区64a、64b与源极、漏极电极65a、65b处于热平衡。本实施例的结构甚至通过利用肖特基源/漏极结构也能够降低接触电阻，并且提供与第三实施例相似的效果。
另外，在本实施例中，掩埋绝缘膜62并非总是必需的，第一和第二半导体区63和64a、64b，金属源极和漏极电极65a、65b，栅极绝缘体66和绝缘膜67，以及栅极电极68可被直接形成于Si衬底61上。另外，通过由与栅极绝缘体66相同的材料和以与之相同的厚度来制成绝缘膜67，可将绝缘膜67用作栅极绝缘体。
在实施例中，Si被用作半导体材料，但是也可使用锗化硅(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)和氮化铝(AlN)。第一半导体区和第二半导体区无需是相反的导电类型，可以是具有不同杂质浓度的相同导电类型。
本发明不限于普通的金属绝缘体半导体结构，也可应用于三维型(比如Fin型结构或双栅极结构)的每一MIS型场效应晶体管。
按照本发明，源极和漏极电极(金属源极和漏极区)在沟道长度方向上相对于栅极电极有偏移，第二半导体区被设定为不大于这样的厚度，在该厚度下该第二半导体区在沟道长度方向上被完全耗尽，其中源极电极与第二半导体区处于热平衡。这被视为这样的结构：金属源极和漏极区在第二半导体区被完全耗尽的MIS型场效应晶体管中相对于栅极电极有偏移。当截止漏电流值被均等化时，与没有偏移的器件或交迭的器件相比，这样的结构可提供较大的驱动电流。
换而言之，甚至通过利用肖特基源/漏极结构也可降低接触电阻，该结构用于实现浅源/漏极结和降低寄生电阻的目的，由此可实现驱动力的改善。结果，可实现以低功耗高速工作的半导体器件。
当金属源极和漏极区被排列于由施加至栅极电极的电压所产生的电场所覆盖的范围的边界处时，源极末端处的场强变为最大，以允许驱动电流和截止漏电流之比的增大。
附加的优点和改型对于本领域技术人员将是明显的。由此，在其更为广泛方面，本发明不限于这里所示和所述的具体细节和代表性实施例。因此，在不脱离如所附权利要求及其等同表述所限定的总的发明构思的精神和范围时，可进行各种改型。

Claims (11)

1.一种场效应晶体管，包括：
第一半导体区，其形成沟道区；
栅极电极，其绝缘地设置于该第一半导体区之上；
源极电极和漏极电极，其间夹有该第一半导体区；和
第二半导体区，每个所述第二半导体区都具有比该第一半导体区的杂质浓度更高的杂质浓度，一个第二半导体区被形成于该第一半导体区与该源极电极之间，而另一个第二半导体区被形成于该第一半导体区与该漏极电极之间，其中
在该源极电极和该漏极电极相对于沟道方向而相互分离的方向上，该源极电极向该栅极电极偏移，以及
所述一个第二半导体区的厚度不大于在该源极电极与所述一个第二半导体区处于热平衡的情况下所述一个第二半导体区在该沟道方向上被完全耗尽时的厚度。
2.如权利要求1所述的场效应晶体管，其中，沿着沟道长度方向的该源极电极和该栅极电极之间距离LMG满足下式：
0＜LMG＜(Vdd+Φb)/EDSch
其中，EDSch代表被平衡的所述一个第二半导体区和该源极电极之间交界处的电场，Vdd代表电源电压，Φb代表该源极电极相对于所述一个第二半导体区的势垒高度。
3.如权利要求2所述的场效应晶体管，其中，电场EDSch由下式来定义：
EDSch＝(2qN(Vbi-kT/q)/εs)1/2
Vbi＝Φb-{Eg/2-kT×ln(N/n i)}
其中q代表电荷，Eg代表该第一半导体区的沟道的能带隙，εs代表该第一半导体区的沟道的介电常数，ni代表该第一半导体区的沟道的本征载流子浓度，T代表绝对温度，k代表玻尔兹曼系数，N代表该第二半导体区的杂质浓度。
4.如权利要求2所述的场效应晶体管，其中，从每个所述第二半导体区到所述第一半导体区的沟道长度方向上的电场单调增加或减少。
5.如权利要求2所述的场效应晶体管，其中，每个所述第二半导体区的第一半导体区边缘位于由施加至所述第一半导体区中栅极电极的电压所产生的电场所覆盖的范围内。
6.如权利要求2所述的场效应晶体管，其中，所述第一半导体区、第二半导体区、所述源极电极和漏极电极被形成于绝缘膜上。
7.如权利要求2所述的场效应晶体管，其中，所述第一半导体区、第二半导体区由Si制成，所述源极电极和漏极电极由金属或金属硅化物制成。
8.如权利要求1所述的场效应晶体管，其中，从每个所述第二半导体区到所述第一半导体区的沟道长度方向上的电场单调增加或减少。
9.如权利要求1所述的场效应晶体管，其中，每个所述第二半导体区的第一半导体区边缘位于由施加至该第一半导体区中栅极电极的电压所产生的电场所覆盖的范围内。
10.如权利要求1所述的场效应晶体管，其中，所述第一半导体区、第二半导体区、所述源极电极和漏极电极被形成于绝缘膜上。
11.如权利要求1所述的场效应晶体管，其中，所述第一半导体区和第二半导体区由Si制成，所述源极电极和漏极电极由金属或金属硅化物制成。
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