JP5001295B2 - 半導体デバイス用の自己整合ショットキー接合の形成方法 - Google Patents
半導体デバイス用の自己整合ショットキー接合の形成方法 Download PDFInfo
- Publication number
- JP5001295B2 JP5001295B2 JP2008541898A JP2008541898A JP5001295B2 JP 5001295 B2 JP5001295 B2 JP 5001295B2 JP 2008541898 A JP2008541898 A JP 2008541898A JP 2008541898 A JP2008541898 A JP 2008541898A JP 5001295 B2 JP5001295 B2 JP 5001295B2
- Authority
- JP
- Japan
- Prior art keywords
- junction
- layer
- metal
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 33
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract 2
- 238000000151 deposition Methods 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 11
- 238000000407 epitaxy Methods 0.000 claims description 6
- 238000003486 chemical etching Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 230000004888 barrier function Effects 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 238000002513 implantation Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Description
本発明は、半導体デバイス用の自己整合されたショットキー接合を形成する方法に関する。
超大規模集積回路（ＶＬＳＩ）は、大きなウェーハサイズと小さなライン幅に従って発展している。この発展傾向は、集積回路の機能を高め、製造コストを減少させている。相補型金属酸化物半導体（ＣＭＯＳ）トランジスタのような半導体デバイスは、寸法が小さくなると、チャネル長がそれ相当に縮小して、トランジスタの動作速度が増加する。ＣＭＯＳトランジスタの寸法が０．１μｍ以下に縮小すると、集積回路の密度及び性能を継続的に改善するためには、多数の新たな技術的問題が浮上する。これらの問題の１つは、接合のスケーリングである。接合の深さｘｊは、トランジスタの良好なスイッチング動作に不利益となる可能性のある短チャネル効果及びドレイン誘起バリア低下効果を制御するために、縮小させる必要がある。
従来、接合は、不純物の注入及びその後のアニーリング処理によって形成される。しかしながら、活性化原子の総数は溶解度曲線によって制限されるので、接合深さの減少は、自動的にトランジスタのアクセス抵抗Ｒｊを増加させることになる。さらに不純物の注入中の散乱事象及び活性化中の拡散のために、上述した処理法では、接合を良好に規定し、急峻にすることは非常に難しい。このＲｓ／ｘｊのトレードオフを解消するための方法は、非常に低い抵抗率を示す金属のショットキー接合を作ることである。従来、このような接合は、選択性を有するので、シリサイド化法によって達成されている。
図９ａを参照するに、従来の金属酸化物半導体デバイスの製造プロセスでは、ゲート１４０を基板１００上のゲート酸化層１２０の上に形成する。次に、図面の図９ｂに概略的に示すように、基板１００に対してイオン注入ステップを行って、軽ドープのドレイン（ＬＤＤ）領域１１０を形成する。次いで、図９ｃに示すように、ゲート１４０の側壁にスペーサ１６０を形成し、そして、図９ｄに示すように、ソース／ドレイン（Ｓ／Ｄ）注入処理を行って、基板１００にソース／ドレイン領域１３０を形成する。最後に、シリコンウェハを熱処理（例えばアニーリング）して、結晶構造を修復して、ドーパントを注入してから、シリサイド化ステップによってデバイスのソース、ドレイン及びゲート領域の上にシリサイドコンタクト１７０（又は接合）を形成して、図面の図９ｅに概略的に示すような構造を作成する。
金属ショットキー接合の潜在能力を充分に活用するためには、接合の形状及びゲート制御チャネルに対するその位置を制御することが極めて重要である。しかしながら、従来のシリサイド化法を用いて接合を形成する場合には、金属とシリコンの反応の間に、基板中又はゲートの下に不所望な拡散現象が生じる可能性があり、得られる接合の形状及び位置が悪影響を受けることがある。一方、接合を形成するのに、金属堆積法も考えられており、これは上述した問題を解決し、使用することができるショットキー材料の選択性の幅を広げることになるかもしれない。しかしながら、シリサイド化とは対照的に、金属堆積法はシリコンに対して選択的ではないため、スペーサ又はＳＴＩ領域のような、トランジスタの他の部分（これらの部分は必然的に短絡することになる）に金属を堆積しない、金属堆積法を用いて上述したような接合を形成する方法を提供するのが望ましい。
本発明の目的は、従来提案されているシリサイド化法とは対照的に、上述した問題点の少なくとも幾つかを対処する金属堆積法を用いて、半導体デバイスに対して自己整合される金属接合を形成する方法を提供することにある。
本発明の一態様においては、半導体デバイスの活性領域に対して自己整合金属−半導体接合を形成する方法であって、
− 半導体基板上にゲートを設けるステップと、
− 前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップと、
− 前記ゲート及び前記犠牲材料の層の上に誘電体の層を設けるステップと、
− 前記接合領域における前記誘電体を選択的にエッチングして、コンタクトホールを形成するステップと、
− 続いて、前記接合領域から前記誘電体を除去して、キャビティを作成するステップと、
− 前記コンタクトホールを経て前記キャビティを金属材料で満たしてショットキー接合を形成するステップと、
を含むことを特徴とする、自己整合金属−半導体接合の形成方法が提供される。
− 半導体基板上にゲートを設けるステップと、
− 前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップと、
− 前記ゲート及び前記犠牲材料の層の上に誘電体の層を設けるステップと、
− 前記接合領域における前記誘電体を選択的にエッチングして、コンタクトホールを形成するステップと、
− 続いて、前記接合領域から前記誘電体を除去して、キャビティを作成するステップと、
− 前記コンタクトホールを経て前記キャビティを金属材料で満たしてショットキー接合を形成するステップと、
を含むことを特徴とする、自己整合金属−半導体接合の形成方法が提供される。
このように、前記本発明の目的は、半導体の「ダミー」の接合を形成し、この接合を後に選択的に除去して、キャビティ又は空所を作成し、次にそこに金属を満たして接合を形成する、本発明に従って達成される。
本発明の好適な例では、当該方法が更に、前記活性領域に対応する半導体基板の表面から基板材料の一部を除去して、接合領域を規定する凹所を形成するステップを更に含むようにする。このようにする凹所のエッチングは特に有利であり、接合が、ゲートの下の導電チャネルのレベルに位置するようになる。更に、ゲートの側面にスペーサを位置させると、この例は、スペーサの下をエッチング（例えばウェットエッチングで）することが可能となり、犠牲材料及び後に形成する接合を、チャネルに近いスペーサの下に位置させることができる。
模範的な例では、前記基板材料の一部を、ウェット及び／又はドライエッチング工程によって、前記半導体基板の表面から除去することができる。好ましくは、前記半導体基板をシリコンで構成し、前記凹所内で前記半導体基板上に選択的に成長させる前記半導体の材料層は、ＳｉＧｅのエピタキシーによって成長させるのが有利なシリコンゲルマニウム（ＳｉＧｅ）とする。ある例では、ゲートをポリシリコンで構成し、ＳｉＧｅ層を前記ゲートの頂部にも成長させる。半導体材料は、選択的化学エッチング、例えば、ＳｉＧｅのいわゆる「ダミー」の接合を形成する場合の選択的なＳｉＧｅの化学エッチングによって、凹所から除去することができる。好適例では、凹所内の半導体材料の層が、前記凹所を形成する前の半導体基板の元の表面よりも高くに延在するようにする。これはショットキー金属堆積ステップを支援し、最終的な接合の抵抗率を低減させることにもなる。
好適例では、キャビティをコンタクトホールを経て金属材料で満たすステップが、先ず、金属堆積処理を行って、コンタクトホールの側壁と誘電体の表面を金属層で覆うサブステップと、その後にコンタクトホールの残り部分を金属でほぼ完全に満たすサブステップを含むようにする。この場合、本発明による方法は、誘電体の表面から、堆積した金属層を除去する追加的なステップ（例えばＣＭＰ）を更に含むことができる。接合を形成するために用いる金属（例えばＴｉＮ）は、半導体デバイスの製造プロセスフローにおける最大温度によって規定される所定の温度下では、半導体基板の材料と実質上反応しないものとするのが有利である。
本発明の模範的な例では、半導体デバイスを、ソース及びドレイン領域を有するＭＯＳトランジスタで構成し、上述した方法に従って形成される金属接合を、ソース及びドレイン領域に対して設ける。模範的な例では、半導体デバイスはｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの金属接合を形成するのに、種々の金属を用いることができる。この場合、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの金属接合の厚さも相違させることができる。本発明のある例では、上記の接合の厚さを相違させるために、別々の各コンタクトエッチングステップを用いて、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれのコンタクトホールを形成する。
本発明は、上述した方法によって形成される金属−半導体接合を内蔵する、少なくとも１つの半導体デバイスを基板上に備える集積回路にまで及ぶものである。
本発明の上述した観点及びその他の観点は、以下の実施例の説明から明らかであり、これらの実施例を参照することで明確となるであろう。
本発明の実施例を、例証としてのみ、且つ添付図面を参照して説明する。
本発明による方法は、ゲートエッチングステップまでの通常のプロセスフローに続く、通常のＣＭＯＳトランジスタの製造プロセスからスタートする。従って、図１を参照するに、浅いトレンチ分離（ＳＴＩ）領域１８を設け、そしてＮウェル及びＰウェル（図示せず）を注入してある半導体基板１０を用意する。基板１０の上にゲート酸化物層１２を設け、このゲート酸化物層の上にポリシリコン等のようなゲート電極材料層を堆積し、そしてエッチングしてゲート１４を形成する。ゲート１４の側壁にはスペーサ１６を設ける。
図２を参照するに、ドライ及びウェットエッチング処理の適切なシーケンスを用いて、シリコン基板１０における接合領域に、良好に規定される凹所２０を形成する。この凹所は、形成すべきショットキー接合の下限を規定する。
理想的には、ショットキー接合は、チャネルのコンタクト抵抗を最小にするために、ゲート１４の縁部に達するようにする。従って本発明の本実施例では、半等方性のエッチングを有利に用いて、スペーサ１６の下に、後に金属で満たすべき充分な凹所２０を形成することができる。典型的には、違法性エッチングは反応性イオンエッチング（ＲＩＥ）によって達成され、等方性エッチングは、化学的エッチング、例えばウェットエッチングによって達成される。しかしながら、半等方性エッチングは極めて低いイオンエネルギーでドライエッチングによって達成することもできるので、磨耗の方向性が減少する。凹所２０をエッチングする他の幾つかの方法があることは当業者に明らかであり、本発明は、必ずしもこの点に限定することを意図しているわけではない。
次に、選択的なＳｉＧｅエピタキシーを用いて、デバイスのソース及びドレイン領域の上にＳｉＧｅ層２２を成長させる。ポリシリコンのゲート１４を用いる場合には、図３に示すように、ゲートの上にもＳｉＧｅ層が成長する。後の選択的なＳｉＧｅのエッチングステップの期間中、高選択性を保証するために、使用するＧｅの含有量は、典型的には１５−３０％とする（Ｇｅの含有量を高くするほど、Ｓｉに対するＳｉＧｅの除去の選択性が増大するが、洗浄ステップの期間中にＳｉＧｅを不所望に喪失することにもなる）。ＳｉＧｅ層２２は、「ダミー」の接合として作用し、形成すべきショットキー接合の上限を規定する。選択的なＳｉＧｅエピタキシー成長を行って、図３に示すように、元の基板表面よりも高く延在するＳｉＧｅ層２２を形成するようにすると、ショットキー金属の堆積ステップがやりやすくなるので有利である。これは、ＳｉＧｅの厚さが、金属を堆積することになるキャビティの高さを規定するからであり、その厚さは、キャビティを同じように充填するためにあまり小さくすべきでない（即ち、側壁上への不均一な堆積後の、不完全な充填リスクを減らす）。厚めの接合は、抵抗率を減らす効果も有する。従来法のＬＤＤ及びＳ／Ｄ注入ステップ及びシリサイド化ステップは、本例の方法には必要でないことは明らかである。
図面の図４を参照するに、半導体デバイスは、誘電体の層２４で覆い、次にこの誘電体層２４を選択的にエッチングして、図５に示すように、デバイスのソース及びドレイン領域に対するコンタクトホール２６を形成する。任意の誘電体を使用することができる：通常のＣＭＯＳトランジスタのプロセスフローでは、層厚が３０ｎｍの窒化物を活性領域にキャッピング層として用いる。これはコンタクトエッチング用のエッチング停止層として作用し、この層の上にはリン珪酸ガラスを堆積する。本発明は、必ずしもこの点に限定することを意図しているわけではない。
コンタクトエッチングの後、当該技術で既知である選択的な化学ＳｉＧｅエッチングを行って、接合領域から全てのＳｉＧｅを除去すると共に、ポリシリコンのゲート１４の場合にはゲートの頂部からもＳｉＧｅを除去して、図６に示すように、キャビティ又は空所２８を作成する。このステップには、ウェットエッチング技術を用いることもできる。成長させたＳｉＧｅを再び除去するので、この犠牲層には他の材料を使用することもできることは、当業者に明らかである。これらの他の材料も、同様にエピタキシーによって、又は、ＰＶＤ、ＣＶＤ、ＡＬＤのような他の既知の堆積方法で堆積することができる。
次に金属堆積プロセスを用いて、図面の図７に示すように、コンタクトホール２６を経て金属層３０を堆積し、空所２８を満たし、接合２９を形成する。金属３０（例えばＴｉＮ）は、堆積プロセスの間及び残りのミドルエンドとバックエンドステップの期間中、最大処理温度を通常４５０℃以下にして、所定の接合形状を確実に維持するようにするために、数オングストロームの深さでシリコンと反応しないように又は少なくとも表面的にしか反応しないようにするのが有利である。次いで、コンタクトホール２６を適当な金属３２で完全に満たし、化学的機械研磨（ＣＭＰ）ステップを用いて、図８に示すように誘電体層２４の表面から全ての余分な金属を除去する。通常のプロセスフローでは、バリア堆積の後に、コンタクトホールを満たすのにＷを用いている。本発明では、バリア材料の役目を果たすことがショットキーバリアのための金属にとって有利であるため、コンタクト充填材料のための特別な要件は必ずしも必要ではない。もしそうでない場合には、バリア材料を追加的に堆積して、Ｗの拡散を回避する必要がある。一般に、コンタクト充填材料の選択基準には、バリア材料の低抵抗率、低コンタクト抵抗率と、空所を残すことなくコンタクトホールを均一に充填するためのコンフォーマルな堆積法（ＡＬＤ、ＭＯＣＶＤ他）の可用性が含まれる。
それからデバイスは、慣例のマルチレベル・メタライゼーション（Ｍｕｌｔｉ−Ｌｅｖｅｌ−Ｍｅｔａｌｌｉｓａｔｉｏｎ）のバックエンドステップによって完成することができ、これは当業者によく知られているので本願明細書では更には述べない。
要約するに、本発明の上記の例示的な実施例は、前もって作ったＳｉＧｅの「ダミー」の接合を選択的に除去した後に、ソース／ドレインのコンタクトホールを経た金属堆積によって、ＣＭＯＳデバイスにおける自己整合ショットキー接合を形成する方法を提供することを目的としている。この方法により、形成すべきショットキー接合の形状は、ゲートエッチング及びソース／ドレイン領域におけるＳｉＧｅの選択的なエピタキシーの後に、Ｓｉ基板に意図的に形成する凹所によって規定され、これはショットキー接合の幾何学的設計に柔軟性を与え、非反応性金属の場合には、ショットキー接合の形成に従来提案されているシリサイド化技術に対して、ショットキー接合の形状及び深さをより良く制御することができる。
ｐＭＯＳ及びｎＭＯＳデバイスにおけるショットキー接合のそれぞれに対して、異なるバリア高さを有する２つの異なる金属を用いるのが有利であると認められている。これは、本発明の例示的な実施例に従って、ｐ及びｎＭＯＳデバイスの各々に対してコンタクトエッチングステップを分離する追加のマスクステップによって達成することができる。これは、図１〜図８について上述した簡単なプロセスフローに比べて複雑さが増すも、ＬＤＤ及びＳ／Ｄ注入のような、従来のシリサイド化ステップを省けるので、実際上受け入れられるであろう。
なお、上述した実施例は本発明を限定するものではなく、当業者には、添付した特許請求の範囲によって規定されるような本発明の範囲を逸脱することなく、幾多の変更を加え得ることは明らかである。単語「有する」、「含む」等は、特許請求の範囲又は明細書全体に記載される構成要素又はステップ以外の構成要素又はステップの存在を排除するものではない。単一の構成要素の記載は、複数の構成要素を排除するものではなく、逆もまた同様である。本発明は、幾つかの独特な構成要素を有するハードウェアによって、及び適切にプログラミングしたコンピュータによって実装可能である。幾つかの手段を列挙する装置の特許請求の範囲において、幾つかのこれらの手段は、ハードウェアの１つ及び同じ構成要素によって具体化することが可能である。ある手段が、相互に異なる従属請求項において再び引用されることは、これらの手段を組み合わせて有利に利用できないということを意味するものではない。
説明で開示した様々なパラメータを変更し、開示した実施例及び／又は特許請求の範囲を、本発明の範囲内において組み合わせることができることは当業者に明らかである。
Claims (17)
- 半導体デバイスの活性領域に対して自己整合金属−半導体接合を形成する方法であって、
− 半導体基板上にゲートを設けるステップと、
− 前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップと、
− 前記ゲート及び前記犠牲材料の層の上に誘電体の層を設けるステップと、
− 前記接合領域における前記誘電体を選択的にエッチングして、コンタクトホールを形成するステップと、
− 続いて、前記接合領域から前記誘電体を除去して、キャビティを作成するステップと、
− 前記コンタクトホールを経て前記キャビティを金属材料で満たしてショットキー接合を形成するステップと、
を含むことを特徴とする、自己整合金属−半導体接合の形成方法。 - 前記半導体基板上にゲートを設けるステップの後であり、かつ、前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップの前に、
前記活性領域に対応する前記半導体基板の表面から基板材料の一部を除去して、前記接合領域を規定する凹所を形成するステップを更に含む、請求項１に記載の方法。 - 前記犠牲材料が半導体材料である、請求項１に記載の方法。
- 前記基板材料の一部を、ウェット及び／又はドライエッチングプロセスによって前記半導体基板の表面から除去する、請求項２に記載の方法。
- 前記半導体基板がシリコンから成り、前記半導体基板上に堆積する前記半導体材料の層がシリコンゲルマニウム（ＳｉＧｅ）であり、該堆積をエピタキシーによって行う、請求項３に記載の方法。
- 前記半導体基板上にゲートを設けるステップの後であり、かつ、前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップの前に、
前記活性領域に対応する前記半導体基板の表面から基板材料の一部を除去して、前記接合領域を規定する凹所を形成するステップを更に含み、
前記ＳｉＧｅの層を前記凹所内に成長させる、請求項５に記載の方法。 - 前記ゲートがポリシリコンから成り、前記ＳｉＧｅ層を、前記ゲートの頂部にも成長させる、請求項５に記載の方法。
- 前記凹所における前記犠牲材料の層が、前記凹所を形成する前の、前記半導体基板の元の表面よりも高くに延在する、請求項２に記載の方法。
- 前記犠牲材料を、選択的化学エッチングによって前記凹所から除去する、請求項２に記載の方法。
- 前記半導体基板上にゲートを設けるステップの後であり、かつ、前記活性領域上に、ソース／ドレイン領域である接合領域を規定する犠牲材料の層を選択的に堆積するステップの前に、
前記活性領域に対応する前記半導体基板の表面から基板材料の一部を除去して、前記接合領域を規定する凹所を形成するステップを更に含み、
前記ＳｉＧｅ層を、ＳｉＧｅの選択的化学エッチングによって前記凹所から除去する、請求項５に記載の方法。 - 前記キャビティを、前記コンタクトホールを経て金属材料で満たすステップが、先ず、金属堆積処理を行って、コンタクトホールの側壁と前記誘電体の表面を金属層で覆うサブステップと、その後に前記コンタクトホールの残り部分を金属で完全に満たすサブステップを含む、請求項１に記載の方法。
- 前記誘電体の表面から前記堆積した金属層を除去するステップを更に含む、請求項１に記載の方法。
- 前記接合を形成するのに用いる金属が、前記半導体デバイスを製造するプロセスフローの最大温度で規定される所定の温度下では、前記半導体基板の材料と反応しない、請求項１に記載の方法。
- 前記半導体デバイスは、ｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの接合を形成するのに種々の金属を用いる、請求項１に記載の方法。
- 前記半導体デバイスは、ｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの金属接合の厚さが異なる、請求項１に記載の方法。
- 前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれのコンタクトホールを形成するのに、別々のコンタクトエッチングステップを用いる、請求項１３に記載の方法。
- 請求項１に記載の方法によって形成される金属半導体接合を内蔵する、少なくとも１つの半導体デバイスを基板上に備えている集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05300971.8 | 2005-11-28 | ||
| EP05300971 | 2005-11-28 | ||
| PCT/IB2006/054446 WO2007060641A1 (en) | 2005-11-28 | 2006-11-27 | Method of fabricating self aligned schottky junctions for semiconductors devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009517860A JP2009517860A (ja) | 2009-04-30 |
| JP5001295B2 true JP5001295B2 (ja) | 2012-08-15 |
Family
ID=37865896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008541898A Expired - Fee Related JP5001295B2 (ja) | 2005-11-28 | 2006-11-27 | 半導体デバイス用の自己整合ショットキー接合の形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7884002B2 (ja) |
| EP (1) | EP1958244B1 (ja) |
| JP (1) | JP5001295B2 (ja) |
| CN (1) | CN101317253B (ja) |
| AT (1) | ATE457525T1 (ja) |
| DE (1) | DE602006012215D1 (ja) |
| WO (1) | WO2007060641A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2931294B1 (fr) | 2008-05-13 | 2010-09-03 | Commissariat Energie Atomique | Procede de realisation d'un transistor a source et drain metalliques |
| US7989824B2 (en) * | 2009-06-03 | 2011-08-02 | Koninklijke Philips Electronics N.V. | Method of forming a dielectric layer on a semiconductor light emitting device |
| FR2947384B1 (fr) * | 2009-06-25 | 2012-03-30 | Commissariat Energie Atomique | Procede de realisation d'un transistor a source et drain metalliques |
| FR2976122A1 (fr) * | 2011-05-31 | 2012-12-07 | St Microelectronics Crolles 2 | Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication |
| KR101873911B1 (ko) | 2011-06-07 | 2018-07-04 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 |
| EP3417760A1 (en) * | 2012-10-23 | 2018-12-26 | Olympus Corporation | Semiconductor apparatus, and manufacturing method of semiconductor apparatus |
| CN103745929A (zh) * | 2013-12-24 | 2014-04-23 | 上海新傲科技股份有限公司 | 肖特基势垒mosfet的制备方法 |
| CN106062962A (zh) * | 2014-03-21 | 2016-10-26 | 英特尔公司 | 用于集成富Ge的p‑MOS源极/漏极接触部的技术 |
| DE102016119799B4 (de) | 2016-10-18 | 2020-08-06 | Infineon Technologies Ag | Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren |
| CN112864116B (zh) * | 2019-11-27 | 2024-06-04 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
| CN112018076A (zh) * | 2020-07-28 | 2020-12-01 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763095B2 (ja) * | 1986-04-09 | 1995-07-05 | 株式会社東芝 | 半導体装置 |
| JPH02188967A (ja) * | 1989-01-18 | 1990-07-25 | Nissan Motor Co Ltd | 半導体装置 |
| JP3444931B2 (ja) * | 1993-08-25 | 2003-09-08 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JPH0974188A (ja) * | 1995-09-05 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH09312391A (ja) * | 1996-05-22 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH10233451A (ja) * | 1997-02-21 | 1998-09-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| TW439102B (en) * | 1998-12-02 | 2001-06-07 | Nippon Electric Co | Field effect transistor and method of manufacturing the same |
| US6479843B2 (en) * | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
| JP3833903B2 (ja) * | 2000-07-11 | 2006-10-18 | 株式会社東芝 | 半導体装置の製造方法 |
| US20020155721A1 (en) * | 2001-04-03 | 2002-10-24 | Macronix International Co., Ltd | Method of forming shallow trench isolation structure |
| KR100434697B1 (ko) * | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN1206711C (zh) * | 2002-03-28 | 2005-06-15 | 华邦电子股份有限公司 | 金属－氧化物－半导体晶体管的自对准硅化物的制备方法 |
| DE102004012630A1 (de) | 2004-03-16 | 2005-06-30 | Infineon Technologies Ag | Feldeffekttransistor mit geringem Leckstrom und Verfahren zu seiner Herstellung |
| JP3910971B2 (ja) * | 2004-03-26 | 2007-04-25 | 株式会社東芝 | 電界効果トランジスタ |
| JP2006054423A (ja) * | 2004-07-13 | 2006-02-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20060252191A1 (en) * | 2005-05-03 | 2006-11-09 | Advanced Micro Devices, Inc. | Methodology for deposition of doped SEG for raised source/drain regions |
-
2006
- 2006-11-27 CN CN2006800440611A patent/CN101317253B/zh not_active Expired - Fee Related
- 2006-11-27 WO PCT/IB2006/054446 patent/WO2007060641A1/en active Application Filing
- 2006-11-27 US US12/095,144 patent/US7884002B2/en active Active
- 2006-11-27 AT AT06831945T patent/ATE457525T1/de not_active IP Right Cessation
- 2006-11-27 JP JP2008541898A patent/JP5001295B2/ja not_active Expired - Fee Related
- 2006-11-27 EP EP06831945A patent/EP1958244B1/en active Active
- 2006-11-27 DE DE602006012215T patent/DE602006012215D1/de active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7884002B2 (en) | 2011-02-08 |
| EP1958244A1 (en) | 2008-08-20 |
| EP1958244B1 (en) | 2010-02-10 |
| JP2009517860A (ja) | 2009-04-30 |
| ATE457525T1 (de) | 2010-02-15 |
| WO2007060641A1 (en) | 2007-05-31 |
| DE602006012215D1 (de) | 2010-03-25 |
| US20080299715A1 (en) | 2008-12-04 |
| CN101317253A (zh) | 2008-12-03 |
| CN101317253B (zh) | 2010-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5001295B2 (ja) | 半導体デバイス用の自己整合ショットキー接合の形成方法 | |
| US11094583B2 (en) | Method of forming a device having a doping layer and device formed | |
| JP4069063B2 (ja) | 半導体トランジスタデバイスを形成する方法 | |
| US9601587B2 (en) | Semiconductor device having elevated structure | |
| US9123568B2 (en) | Encapsulation of closely spaced gate electrode structures | |
| US8643126B2 (en) | Self aligned silicided contacts | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| KR100574338B1 (ko) | 반도체 장치의 금속 게이트 형성 방법 | |
| CN107689376B (zh) | 半导体器件和方法 | |
| US7737468B2 (en) | Semiconductor devices having recesses filled with semiconductor materials | |
| US6800530B2 (en) | Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors | |
| US7122410B2 (en) | Polysilicon line having a metal silicide region enabling linewidth scaling including forming a second metal silicide region on the substrate | |
| TW201738943A (zh) | 半導體結構及其製作方法 | |
| US8765586B2 (en) | Methods of forming metal silicide regions on semiconductor devices | |
| WO2012055199A1 (zh) | 一种半导体结构及其制造方法 | |
| US7009258B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| US20070114603A1 (en) | Semiconductor device and manufacturing method of the same | |
| KR101423750B1 (ko) | 반도체 디바이스에서 게이트 전극의 높이를 조정하는 방법 | |
| US20220262925A1 (en) | Nano-Fet Semiconductor Device and Method of Forming | |
| US6060376A (en) | Integrated etch process for polysilicon/metal gate | |
| US20090170299A1 (en) | Forming a metal contact in a semiconductor device | |
| KR100674645B1 (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120406 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120517 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5001295 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |